这次会以多楼多次连载方式，由如何正确理解3DVcache开始，到最后会牵扯出Zen4缓存的完整推理过程。如果看完还不懂，就不是我问题了。
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先说明，除有质量提问和指正外不要回复，我会删回复，讲完再讨论。
本贴主题围绕缓存。

从最近很火的3DVcache讲起，第一次见到3DVcache是在去年Computex上，苏妈拿着一块5900X，其中一颗CCD透过折射光能明显看出不一样，苏妈接着介绍这种3DVcache

（2）严格说，它是AMD 3D chiplet技术下，透过台积电SOIC技术，以3D封装方式把SRAM封装在CCD之上，作高速缓存用途，所以取名为3D V-cache，这个名字中，3D二字是重点，谨记这一点。

（3）这颗3D chiplet大致生产步骤，先将两块7nm 32m的SRAM以层叠方式，通过TSV和CuToCu键合，说白就是硅打孔再打铜棒连通，然后再把这块64m的3D V-cache用同样工艺与CCD键合，每次键合两硅之间的缝合材料也是硅，两侧不平的空间用结构硅填补。（实际生产顺序不是这样，而且CCD和SRAM都是反转来加工的，原理不难有机会我再讲）

（4）按照2020年台积电指出，SOIC已经可以12Hi，即技术上可以12层键合，AMD首次3DVcache是2Hi 64m，如果做满12Hi，单一颗CCD就有416m缓存。为什么首次是2Hi？暂时只有一个似乎有关的信息，但我未认真跟进，是推上狐狸挖掘AMD专利文档后发现，大概说像这种层叠缓存并不像片载缓存，当访问它时是有内部分区访问的，AMD有专利方法去解决它。

（5）虽然不知道具体原因，但单颗CCD 2Hi就足以让milan-X追加了512m缓存，而某主板BIOS的X3D选项已经可以开关4层了，想必下一步就是4Hi。

（6）为什么缓存要添加到这么大？外媒一句话我印象深刻，它说“milan-X颠覆性地解决了企业级十几年来的延迟问题”，当CPU核心越多，节点越多，延迟就会越高，遇到对延迟依赖的程序就不友好，以往知道但不好解决，因为2D芯片增加缓存意味着单片面积增大，造价非常昂贵，而3D封装只需用chiplet立起来，造价相对低，扩展性高，占用空间小。

（7）继续，先说明一下，我所说的都是非常肤浅的，业余的，爱好者程度的解读，缓存设计是非常专门，高知识门槛的技术。我试图用我的观察，把最基本的概念理顺后复盘一次给各位，让大家对现在很多新技术有一些正确的理解，而不是被商业媒体带错方向的理解。

（8）外媒用颠覆性来形容milan-X大缓存解决了企业级多年的延迟问题，跟我们对5800X3D在架构不变情况下也能显著提升游戏性能的心情是一样的。表面看是加了缓存，缓存大了有效果，实际上，是缓存由2D转3D的结果，3D封装技术成就了这一切。

（9）因为EPYC和Ryzen CCD通用这个特殊性，所以将单个CCD缓存加到96m很明显并非Ryzen本意和所需，而是EPYC技术属性的拿用，Ryzen虽然用了EPYC这个技术属性，但也要花同样的使用代价。

（10）我见很多吧友将“3DVcache”想象成一个万能加速模块，可以加CCD上，也可以加APU上，GPU上，这是不对的。增大缓存第一优先选项是更换新制程，靠密度提升条件置换，这样成本效益高，片内性能也更高，屏蔽分级方便。而3D封装缓存更适合作为锦上添花，比如milan变milan-X，或者一些定制用途，但在消费级，加3DVcache本身就已经无成本效益可言。

（11）设计一个基础架构，它的流水线里各级缓存分配是平衡的，未流片前，在EDA软件里就可以通过模拟性能反复修正，不会出现瓶颈位置。Zen3这颗CCD，并不会配上3DVcache才是满血版，3DVcache将流水线末端一个总要因素L3“指令池”的容量大幅度扩大，等于将其中一个性能因素畸形强化，当然对性能有帮助。

（12）最需要3DVcache的地方应该是缓存被弱化过的架构，或者根本无片内三缓的架构。比如Zen4c就是典型例子，它由两颗Zen4合并组成，由于Zen4c定位针对云计算，对核心数需求优先，所以合并时大幅精简了三级缓存，这种架构可以通过3DVcache，将失去的L3补回来。另一种无片内三缓的架构，是更先进的架构，因为它没有2D版本，必须带3D封装出场，是纯种3DIC，CCD和三缓都以不同层数方式堆叠。

请问大家是否（2）～（12）节都看到，有没有某些节不显示。

因为服务器级和PC、hedt的需求其实有点小区别。服务器的复杂分支运算不多，主要是大量多并发的简单IO操作，所以把面向桌面设计的CCD直接拿到服务器用并不是很对口。
为此AMD之前甚至拿出来“一个ccd，一个核心”的方案。而3d cache能在一定程度上缓解这一问题
intel对此也做出一定的修正，比如说在Broadwell-E到Skylake-X的迭代中，英特尔修改了L3和L2的设计，增大了non inclu L2的容量，并取消了mesh总线到L3的链路（只有l2了）