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关注: 5,810 主题: 11,407 帖子: 11,407
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2014-12-12
用verilog编写六人抢答器~~ 需要六个输入及输出端~还有清零端及脉冲clk~~ 最简单的就行啦~ 只要有输入输出,清零脉冲~仿真正确就行啦~~ 大神……
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2014-12-12
用verilog编写六人抢答器~~ 需要六个输入及输出端~还有清零端及脉冲clk~~ 最简单的就行啦~ 只要有输入输出,清零脉冲~仿真正确就行啦~~ 大神……
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2014-12-12
跪求大神!!!!
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2014-12-11
自己没有学过任何关于EDA的东西...和老师关系比较好老师像让尝试着做一下这个EDA脉冲按键电话按键显示器,因为完全没基础所以就按照网上找了一个实验报告像……
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2014-12-09
1、设计报告的内容至少包括: (1)封面、任务书(设计要求、合作人、分工方案); (2)正文;(设计要求、实验目的、实验方案、实验原理、硬件要求、实验步骤……
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2014-12-09
跪求!要能用实验箱实现!
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2014-12-04
用verilog编程显示自己的学号和姓名怎么样编程啊。
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2014-12-04
要求暂态时间可调节。期末设计,求帮助
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2014-12-04
课题内容及要求: 主要内容: 在本课程设计中使用Altera公司的EP2C35系列的FPGA芯片,利用SOPC-NIOSII-EP2C35开发板的串口等资……
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2014-12-03
求帮忙啊,我现在想做一个频率计数器,我看的是相关的书上的,书上写的是要分成四个模块来建立,分别有四位十进制计数器模块,闸门控制模块,译码显示模块,还有脉冲……
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2014-12-02
本人菜鸟一枚,恳请吧里大神相助。给出关键代码和设计流程图和仿真结果分析!!大恩不言谢 用VHDL编程实现一个器件,其功能如下: a、b:输入信号,均为整型……
🧑twooootoo
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2014-12-01
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2014-11-29
第一个怎么做 在线等 谢谢 实在不会
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2014-11-27
求一个温度操作系统的vhdl程序
🧑wyq爱xhy
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2014-11-27
quartusii7.8 设计两位十进制数除法模块??
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2014-11-27
module QDQ(K,S1,S2,S3,S4,S5,S6,S7,LED7S); input K,S1,S2,S3,S4,S5,S6,S7; outpu……
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2014-11-26
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2014-11-22
……学渣一枚,有大神有eda课程设计的没呀?急需!!!
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2014-11-21
求大神指导,帮忙翻译一下,可以的话逐句翻译,
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2014-11-19
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2014-11-19
只不过老师的要求是只用三个数码管显示,然后前两个数码管显示拨动开关拨动时的电位,第三个显示数字变化。
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2014-11-18
二选一多路选择器,6位输入的
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2014-11-15
至芯科技FPGA工程师长期培训班2014年11月15日(北京,上海)开课…期待一起fpga
🧑fpgaw
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2014-11-13
安装advanced design system时: could not find EEsof License Tools setting or inst……
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2014-11-12
verilog HDL程序不能进行分析与综合是什么原因?一点分析与综合就出现一个红X。。。。是family device选错了么?我是随机选的。还有我的q……
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2014-11-11
这个是按书里建立的原理图,仿真clk设置20MHZ,但B和DAC没有波形,sin_rom是用1024和10位做的mif。另外,rom书里是横着的,可是建立……
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2014-11-08
VHDL语言:假如底层我已经写好了一个全减器f_sub和全加器f_adder,我如何在更高层选择性的执行这两个功能中任意一个,用if或者case语句都可以……
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