VHDL语言：选择性全减器和全加器功能，求大神解答 - eda吧

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great张明love 楼主

VHDL语言：假如底层我已经写好了一个全减器f_sub和全加器f_adder，我如何在更高层选择性的执行这两个功能中任意一个,用if或者case语句都可以，请问在case或if语句中，并要求得最后的sum（和或差）和co（进位），我该如何写呢？

2014年11月08日 01点11分 1