我做了一个工程，输入一个40MHz时钟为顶层的clk_sys引脚，然后用clocking wizard IP分出一个40M的时钟c0和一个100M的时钟c1。我想让这两个时钟之间的异步忽略时序约束。
我看netlist里是这样的(pll是这个ip的名字)，如下图。
我写了下面的XDC文件内容：
create_generated_clock -name clk40 -source [get_ports "*clk_sys*"] -multiply_by 1 [get_pins clk_manager/pll/inst/c0]
create_generated_clock -name clk100 -source [get_ports "*clk_sys*"] -divide_by 2 -multiply_by 5 [get_pins clk_manager/pll/inst/c1]
但是报了下面的warning说没有识别到这个pin：
[Vivado 12-508] No pins matched 'clk_manager/pll/inst/c0'. ["E:/test/XYmotion/XY_ModuleCtrl_V4/sourcefile/timing_constraints.xdc":5]
[Vivado 12-508] No pins matched 'clk_manager/pll/inst/c1'. ["E:/test/XYmotion/XY_ModuleCtrl_V4/sourcefile/timing_constraints.xdc":6]
我不知道为什么。有人能解答吗？

。。。没看明白，这个信号是要通过板子引脚输出吗。。。c0,c1是手册上面写的对应引脚io口？