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默然的zero
楼主
前首席软件工程师暗示PS5的CPU可能真的采用了部分ZEN 3特性
今年3月,游管科技UP主RGT(RedGamingTech)曾在视频中爆料说,PS5的CPU可能采用了部分来自于AMD下一代CPU(ZEN 3)中的特性:单ccx以及统一的L3缓存(unified L3 cache across 1 big unified CCX cluster instead of two)。
当时,该新闻在被转载到中文环境后,自然是引来了不少嘲讽,许多人以为这吹得根本没边了,吐槽索尼不仅要教老黄做显卡,还要教AMD做CPU了。
到了今天,事情似乎引来了一点变化。索尼前PS5首席软件工程师Matt暗示,PS5的CPU可能采用了1ccx设计,这样的来自于Zen3的特性将使得PS5的CPU有着更低的延迟。
假设我有两块CPU,第一块CPU的核心速度比第二块CPU的核心速度要快110MHZ,但是有着更高的互连延迟。如果我们几乎一直都在访问核心L1/L2缓存,那么一点问题都没有,不然的话就会掉速。我个人更看中低延迟而不是看中宣**上的数字。
(采用1ccx而不是2ccx方案)这当然是减少内部延迟的一个方式。在我看来,如果目标是120帧游戏的话,那么比起内存带宽来,缓存延迟、缓存失效以及内部核心间的带宽是这里的主要问题。当帧时间为8ms时,进入RAM的延迟(latency on going out to RAM)会带来致命性的影响。
有趣的是,在最后,Matt表示他只是进行一般性的讨论,而不是在比较实际的产品。
不论如何,我们可以看到这次PS5的设计方案中,索尼把大力气花在了降低系统延迟上,不仅涉及到系统IO,也涉及到CPU。根据顽皮狗软件工程师Jason Gregory在2014年的演讲中的观点,PS4美洲豹CPU的两个CCX之间的延迟是该主机的缺点之一。

2020年07月01日 11点07分
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今年3月,游管科技UP主RGT(RedGamingTech)曾在视频中爆料说,PS5的CPU可能采用了部分来自于AMD下一代CPU(ZEN 3)中的特性:单ccx以及统一的L3缓存(unified L3 cache across 1 big unified CCX cluster instead of two)。
当时,该新闻在被转载到中文环境后,自然是引来了不少嘲讽,许多人以为这吹得根本没边了,吐槽索尼不仅要教老黄做显卡,还要教AMD做CPU了。
到了今天,事情似乎引来了一点变化。索尼前PS5首席软件工程师Matt暗示,PS5的CPU可能采用了1ccx设计,这样的来自于Zen3的特性将使得PS5的CPU有着更低的延迟。
假设我有两块CPU,第一块CPU的核心速度比第二块CPU的核心速度要快110MHZ,但是有着更高的互连延迟。如果我们几乎一直都在访问核心L1/L2缓存,那么一点问题都没有,不然的话就会掉速。我个人更看中低延迟而不是看中宣**上的数字。
(采用1ccx而不是2ccx方案)这当然是减少内部延迟的一个方式。在我看来,如果目标是120帧游戏的话,那么比起内存带宽来,缓存延迟、缓存失效以及内部核心间的带宽是这里的主要问题。当帧时间为8ms时,进入RAM的延迟(latency on going out to RAM)会带来致命性的影响。
有趣的是,在最后,Matt表示他只是进行一般性的讨论,而不是在比较实际的产品。
不论如何,我们可以看到这次PS5的设计方案中,索尼把大力气花在了降低系统延迟上,不仅涉及到系统IO,也涉及到CPU。根据顽皮狗软件工程师Jason Gregory在2014年的演讲中的观点,PS4美洲豹CPU的两个CCX之间的延迟是该主机的缺点之一。
