verilog吧
发扬硬件描述语言魅力
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2017-11-09
想做一个程控时钟源。第一次接触FPGA和verilog。
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2017-11-09
怎么学verilog?看书吗?
1
2017-11-09
问题如题。代码如下: module Team_2(A,B,C,D,Y,S,EN); input[1:0] A,B,C,D,S; input EN; out……
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2017-11-04
有偿求教如何将VA语言嵌入到ADS中,拜托各位大神帮帮忙
1
2017-10-27
如何将VERILOG-a编写的模型导入到ADS软件中...
2
2017-10-24
module LorenzChaos2(clk,rst,out_en,daclk,x,y,z); /* 1. 16 bits structure: 1b……
6
2017-10-23
求助程序正在考试谢谢学长学姐们
0
2017-10-12
各位大神帮看一下,这是咋回事,该怎么改。
2
2017-10-10
1
2017-10-10
请问这样写display哪里有问题
3
2017-10-10
求夏宇闻的《Verilog数字设计系统教程》和《Verilog硬件描述语言》这两本书的电子版,还有Verilog的视频教程,用清华模电的视频教程和信号与系……
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2017-10-10
正准备FPGA入门,从官网下载了quartus ii15.0的安装包。安装时出现这个提示框是什么意思,如果继续执行有问题吗? 另外求一个15.0的破解器,……
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2017-10-10
第二位数码管与第三位数码管显示效果一样,无法实现进位,求各路大神解答 module segment( input clk, input rst_n, ou……
🧑苏炜睆
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2017-10-07
如题请加qq630852772
6
2017-10-07
module non_block(din, clk, out0, out1, out2, out3); input din, clk; output ou……
1
2017-09-25
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2017-09-17
需要至芯培训毕业班视频的联系我,有没有?
1
2017-09-14
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2017-09-11
如果需要在顶层模块里调用子模块一百次,然后所有的子模块串联在一起,怎么写,比如r(in,out0),r1(out0,out1),r2(out1,out2)……
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2017-08-27
各位有没有知道Xilux的FPGA实现LVDS收发系统的相关协议的 我现在想写一个这样的Verilog代码 知道的还请交流下思路 感激不尽了!
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2017-08-27
🧑xxxd39
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2017-08-27
Vidata和dataff1只进行了一拍延时,抓出来的数据,居然变了,而且是对其的,也是懵逼了,求大神指教啊!
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2017-07-28
我都照着百度打的,器件也选的一样的,语法没问题,编译一直不成功,一直出现can't fit design in device这些错误都是什么意思,望好心人……
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2017-07-28
QQ号1279387036 。30块也骗。发出来让大家知道
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2017-08-10
有做过zuc加密核的朋友吗?求指点啊
🧑衿契
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