verilog吧
发扬硬件描述语言魅力
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2018-12-11
EEROR: LOC constraint P54 on m_write is invalid: No such site on the device. ……
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2018-12-11
怎么给原理图各个节点进行引脚分配啊?是根据什么?求大神解答,现在快疯了,
3
2018-12-09
基于FPGA的msk调制的仿真设计 有正确的结论 能仿真出正确图 有偿!
4
2018-12-08
ISE在64位系统上(win10)安装完后,点击快捷方式后会出现crash即使点开没出险上述错误,在程序中操作一些文件也会出现crash,目前找到解法,分……
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2018-12-09
求大神救救孩子吧
1
2018-12-07
要求是贪吃蛇在vga上显示 最好可以匹配Spartan3E开发版
4
2018-12-05
SDRAM突发长度支持1,2,4,8和full page,但是实际设计使用IP core时,会有个data_len,但这个值却是任意的,两者有什么关系吗?……
2
2018-12-05
如何用verilog编写一个3*4的矩阵和它的转置矩阵(4*3)的乘积
🧑KingJmi
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2018-11-27
有没有在校大学生想兼职写技术类文稿?
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2018-11-25
求大佬给个MSK 串并转换代码,弄了四五天没弄得,大佬们有的话发我邮箱[email protected] 大佬万岁
🧑WHMXTu
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2018-11-23
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2018-11-22
萌新想入这一行,大佬们有没有什么建议
3
2018-11-18
0基础入门视频学习的朋友可以收藏! 源码 链接:http://tieba.baidu.com/mo/q/checkurl?url=https%3A%2F%……
0
2018-11-18
大佬们,小弟零基础,报班有木有必要?
0
2018-11-13
错误信息是这个怎么改啊 Error (12153): Can't elaborate top-level user hierarchy module ma……
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2018-11-07
基于verilog的dht11程序,通过串口输出到电脑上,10进制显示为乱码,16进制正常显示,如何解决?
🧑HH55666
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2018-11-07
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2018-10-31
好像跟我编写的verilog不是完全对应的?是因为优化么?有高人能给分析下这是怎么转换过来的么
🧑daohang96
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2018-10-20
74hc595怎么用
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2018-10-19
又没有大神知道这个seg函数是干什么用的
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2018-10-16
module counter(Q,clock,clear); output [3:0] Q; input clock,clear; T_FF tff0(Q……
🧑ggsdduwf
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2018-10-12
为啥我在模块中写always仿真的时候波形就一直是x,而我写成alway@(*)之后波形就正确了呢。
🧑xjjjjh123
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2018-10-12
小白一名,跪求大神们,怎么写verilog数字时钟设计?
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2018-10-08
//课程设计/求助大神,用verilog编写一个4倍频器 用modesim仿真仿真结果大致是这个样子的东西 实在编写不出来了
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2018-10-02
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2018-09-26
求问一下basys3的数码管的冒号如何控制ԅ(¯ㅂ¯ԅ)
0
2018-09-26
反斜杠t的横向跳格是什么意思,在综合的时候的体现是什么呢,什么叫跳到下一个输出区呢 谢谢大佬们
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2018-09-26
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2018-09-25
求大神给一个8位4级流水线加法器的Verilog代码,自己写的仿真结果怎么都不对,求大神帮忙给一个代码,或大神给说一下错哪了?跪谢 module add8……
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2018-09-18
warning求助,只是工程里很简单的一小部分简单的代码,但前几个warning直接影响到了实际效果,说n和firstset不在敏感列表里,但不知道n为什……
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