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贴吧用户_aAGJWJX
楼主
在硬件开发领域，是直接写Verilog语言更常见，还是使用Chisel等工具将Scala程序编译成Verilog语言更常见![[泪]](/static/emoticons/u6cea.png)
![[乖]](/static/emoticons/u4e56.png)
我不太懂，有没有大佬能讲解一下
2025年07月14日 22点07分
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我不太懂，有没有大佬能讲解一下
chisel之类的花活总归是小众。
vhdl用于更严谨的场合；
systemverilog 大头是验证特性，像logic、接口、always_comb语句块等特性也能用来设计。sv还可以对接c++，搞soc验证等大规模验证会方便很多；
新模块没必要用verilog，sv事实上就是verilog的后续，且完全兼容verilog
2026年02月08日 14点02分
![[太开心]](/static/emoticons/u592au5f00u5fc3.png)
![[吐舌]](/static/emoticons/u5410u820c.png)
。sv不用懂验证去弄就行，Python tcl perl也不用懂，总有几个新人会专门负责脚本，综合，formal等工具使用也不用懂，会有人专门负责。如果你是写verilog的，握手，同步，mem读写逻辑，各种协议总线这些才是你需要深入钻研的东西。