请问有大佬知道为什么SYNTHESIS后老是少东西吗?
fpga吧
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level 4
贴吧用户_aXMW93E
楼主
我写好的代码仿真波形图没问题,RTL ANALYSIS后的原理图和代码的设想也是一样的,但是SYNTHESIS后的原理图就少了好多东西,甚至有时候连一些必要的模块都不见了只有输入输出了。
2025年04月09日 07点04分
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level 4
贴吧用户_aXMW93E
楼主
之前也有过这种问题,但是不知道为什么,有时候感觉也没怎么改动就又好了,很奇怪
2025年04月09日 07点04分
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level 2
忻智敏乐园
检查代码,大概率这部分逻辑没用到,所以被优化了
2025年04月21日 02点04分
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