在PCB设计时为什么需要做等长设计？
在PCB设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDRSDRAM）甚至4次，而随着芯片运行频率的提高，信号传输延迟对时序的影响的比重越来越大，为了保证在数据采样点（时钟的上升沿或者下降沿）能正确采集所有信号的值，就必须对信号传输的延迟进行控制。等长走线的目的就是为了尽可能的减少所有相关信号在PCB上的传输延迟的差异。
高速信号有效的建立保持窗口比较小，要让数据和控制信号都落在有效窗口内，数据、时钟或数据之间、控制信号之间的走线长度差异就很小。具体允许的偏差可以通过计算时延来得到。