基于FPGA 的4 位智能抢答器
一、设计任务及要求：
基于EDA/SOPC 系统开发平台，运用QuartusⅡ可编程逻辑器件开发软件，
设计一个4 位智能抢答器，在开发箱上，本系统使用频率为1000 赫兹的时钟脉
冲。要求如下：
1、可以同时供4 名选手抢答，其编号分别为1、2、3、4，各用抢答按键
S1、S2、S3、S4，按键编号与选手编号对应。主持人设置有一个“开始”按键S5，一
个“复位”按键S6，用于控制抢答的开始和系统的复位；各个按键按下为“0”，弹起
为“1”；
2、系统上电和按下“复位”按键后4 位数码管显示“0000”，此时只有“开始”按键有效，
其他按键不起作用；
3、当主持人按下“开始”按键后，开始计时，数码管左边两位显示计时的时间，单位为
“秒”；如果有选手按下抢答按键，定时器停止工作，数码管显示器上左边两个数码管
显示抢答时刻的时间；选手编号立即锁存并显示在右边的两个数码管上，同时封锁输
入电路，禁止其他选手抢答；此状态一直保持到主持人将系统复位为止；
4、抢答的有效时间为10 秒，如果定时抢答的时间已到而没有选手抢答，本次抢答无效，
封锁输入电路，禁止抢答，数码管左边显示“10”，右边显示“00”；此状态一直保持
到主持人将系统复位为止；
5、附加提高：在主持人未按下开始按键时，如果有人抢答则犯规，在数码管上右边两位
闪烁犯规选手的编号，闪烁频率为0.5HZ，左边两位显示“00”；此状态一直保持到主
持人将系统复位为止。
二、设计步骤
本次设计主要采用Verilog HDL 语言，总体编程思路采用模块化设计方式，主要分为
3 个模块，一个主控制及按键输入模块，一个计时显示模块，一个抢答组号显示模块，分
别对这3 个子模块进行独立编程设计，编译仿真通过并生成元件，在顶层使用原理图或者
Verilog HDL 语言的方式将3 个模块连接起来完成整个设计。锁定管脚并编译仿真通过，
下载到开发箱进行测试。