level 1
没瓜地的润土🐶
楼主
port map(元件端口=>调用元件的端口)
是不是只能是输出端口对应输出端口，输入对应输入，不能输出端口对应输入端口？
我定义S:IN STD_LOGIC__VECTOR(2 DOWNTO 0);
元件定义
COMPONENT autstampmac_seltime
PORT(daout:out std_logic);
END COMPONENT;
例化：u0：autstampmac_seltime port map(daout=>s(0));
u1：autstampmac_seltime port map(daout=>s(1));
u2：autstampmac_seltime port map(daout=>s(2));
错误：Error (10577): VHDL error at autstampmac_Moneyshow.vhd(16): actual port "s" of mode "in" cannot be associated with formal port "daout" of mode "out"
2015年12月20日 13点12分
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是不是只能是输出端口对应输出端口，输入对应输入，不能输出端口对应输入端口？
我定义S:IN STD_LOGIC__VECTOR(2 DOWNTO 0);
元件定义
COMPONENT autstampmac_seltime
PORT(daout:out std_logic);
END COMPONENT;
例化：u0：autstampmac_seltime port map(daout=>s(0));
u1：autstampmac_seltime port map(daout=>s(1));
u2：autstampmac_seltime port map(daout=>s(2));
错误：Error (10577): VHDL error at autstampmac_Moneyshow.vhd(16): actual port "s" of mode "in" cannot be associated with formal port "daout" of mode "out"