关于FIFO的问题,做个滤波器,弄不好了。
vhdl吧
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kelelix 楼主
2015年04月17日 11点04分 1
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kelelix 楼主
滤波器里有两个信号,高频信号推参考函数,低频信号推外部信号,FIFO满了1024字,满了以后开始和本地函数匹配。
第一个信号是高频时钟
第二个是RDREQ信号
第三个是低频时钟
第四个是输出的FIFO数据,前1024个是对的后面的数据就乱来了,
应该怎么配置才行????
2015年04月17日 11点04分 2
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kelelix 楼主
简单来说
从megawizard里拖出来的FIFO,
写满后,怎么多次从第一位开始读数据?
2015年04月17日 11点04分 3
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kelelix 楼主
各位,滤波器额已经做好了,效果不太好,作为本科生毕业设计的话能勉强对付,有噪声就崩了。这楼估计是坟了,但是给你们个念想,万一哪天有人要我程序,好心的我,说不定就给你了。
课题:基于FPGA的数字匹配滤波器设计
2015年04月21日 17点04分 4
露珠 能看看你的源代码吗? 我也想研究研究
2015年04月22日 16点04分
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