我是spantan3系列，在设计中使用原语差分输出，在约束文件中约束到IO-L22P-3和 IO-L22N-3管脚后在planahead-per synthesis中看到有锁定 但是到post synthesis后发现没有锁定任何管脚，于是我手动输入约束却提示sit pad120 is not part of a diff pair。在全编译时也没有报错。请问是什么问题呢？

芯片中差分端口是成对出现，当你配置好p端口时候，ISE就会自动为你配置好n端口，不放心的话可以在UCF或者XDC中对负端约束