NVIDIA首个通用CPU开发计划"Project Denver"不仅对于CPU+GPU混合加速计算是一个里程碑，同时对于GPU计算（GPU Computing）能力的突破也是不可或缺的存在。
NVIDIA内部人士透露，其实Project Denver在距今3年半前已经开始初步谋划，初始目的是为了提高GPU的并行计算性能，以及更好对GPU内部指令进行排列管理，需要更强大的处理器，因此开始初步研究CPU的开发。
不过途中突然生变：微软下一代操作系统Windows 8宣布支持ARM架构处理器，NVIDIA也随之对计划作出改变。本文将从NVIDIA的GPU计算部分开始，对该公司CPU开发部门的情况进行整理。

CPU性能的继续提高遇到瓶颈
2011年7月下旬在东京六本木举行的GTC Workshop Japan 2011大会上，NVIDIA日本分公司的马路彻做了名为GPU架构和GPU计算入门的演讲，其中说明了GPU计算能力的现状。
NVIDIA日本分公司高级解决方案架构师马路 彻
他在演讲中提到：受益于18个月晶体管集成度提高一倍的摩尔定律，CPU的性能在2000年以前顺利提升。2000年之前，平均每年晶体管的速度随着工艺进步提高约19%，Pipeline-F/F（即Flip-Flop，触发器，具有记忆功能短暂保存输入信号的逻辑回路）之间的逻辑门数目每年削减约9%，微架构带来的性能改良每年约18%，总体计算每年CPU提高的性能约（1.19*1.09*1.18-1）*100%=52%但是在2000年以后，尤其CPU开始受益于多核化的2005年以后，摩尔定律逐渐遇到瓶颈，而和多核处理器并行计算性能有关的阿姆达尔定律（Amdahl's Law）逐渐受到关注。
摩尔定律其实不是预测CPU性能提高的规律，而是预测半导体技术提高幅度的规律，主要是晶体管的集成度
2000年前，CPU性能基本按照摩尔定律所预测的幅度逐年提高性能
阿姆达尔定律的准确内容是：固定负载（计算总量不变时）,计算机的加速比可用（Ws+Wp）/（Ws+Wp/p）来表示，其中Ws，Wp分别表示问题规模的串行分量（问题中不能并行化的部分）和并行分量,p表示处理器数量。对该式取极限即当处理器数量接近无穷大时，结果为1+Wp/Ws，也就是无论我们如何增大处理器数目，加速比无法高于（据维基百科）。
阿姆达尔定律主要描述的是，单纯靠CPU核心数提高改进执行效率是有界限的
根据这一点，马路彻指出，如果软件应用等不对多核处理作出优化，CPU实际性能提高的幅度将越来越慢，“8核CPU实际性能只有单核的不到4倍，2000年以后CPU性能提升的幅度每年减缓19%”。
2000年后CPU堆积晶体管的方式转为提高核心数量
CPU性能提高的速度在逐年放缓
当然，CPU厂商已经预计到阿姆达尔定律所预见的情况出现，将CPU改造成适合并行计算的架构和加入对应的指令集。Intel的MMX，SSD，AVX等强化SIMD计算功能的指令集就是如此；同时Intel还推出了一系列对应多核CPU的开发套件，均为了提高并行计算性能。
不过，这种手段也有界限，最终结果就是，HPC等高性能计算业界纷纷转向原本就拥有适合提高并行计算性能架构的GPU。
虽然CPU为提高并行计算能力也在逐渐改良微架构，但终究也有界限
马路彻表示，“由于GPU本身的架构，半导体集成度的增加主要提高的是并行计算性能。即使是现在每年性能提高幅度也有74%左右。”此外，GPU和CPU并行处理性能差也将越拉越大，以浮点运算计，2001年的显示核心浮点性能是当时CPU的30倍，而这一差距在今日已经拉大到1000倍，今后也将继续扩大下去。
同样依照摩尔定律发展，GPU通用计算能力比CPU提高幅度要大得多

GPU计算的现状
自从NVIDIA支持DX10的统一渲染架构G80核心发布以来，半导体工艺的进步使得GPU内置的核心（流处理器）数量越来越多，GPU基础架构改良速度对比CPU也越来越快。GPU的通用计算能力在这几年来得到很大提高。
NVIDIA旗下GPU的核心数量变化历史
因为GPU起初是为图形处理设计，对指令集的依存度很低，即使再多线程数量也仍然能保持并行处理性能维持在高水平不变。举例来说，对于3D角色的反射光计算，每个多边形反射光计算中法线处理互不相干，因此多边形数量再多也不会造成瓶颈，GPU的运算能力可以充分发挥。
CPU和GPU的并行处理示意图
GPU实际并行计算示例：复杂多边形的反射光处理运算
因此，科学运算中最适合利用GPU强大的并行计算能力，马路彻表示，NVIDIA近年来所力推的Tesla加速卡就是例子，同时取得了很多成果。
GPU理论浮点运算性能取得了飞跃
GPU并行计算适合多种要求高性能运算的应用


Project Denver究竟目的在哪？
那么，Project Denver开发的CPU核心究竟是什么样的东西呢？可从2010年11月在美国路易斯安那州新奥尔良市召开的HPC相关技术大会"SC10"上窥见一斑，同时也可从NVIDIA在GTC Workshop Japan 2011上公开的Roadmap中"Echelon"高性能HPC向平台推测出部分内容。
Echelon计划成员实力强劲，包括Cray、美光、洛克希德马丁等著名公司，以及加州大学、斯坦福大学、德州大学奥斯汀分校、佐治亚理工学院、田纳西大学、宾夕法尼亚大学、犹他大学、橡树岭国家实验室等著名科研院校
Echelon计划的来头颇大，主导机关是美国国防部下属的DARPA（国防尖端技术研究开发计划局），目标是在2018年实现ExaScale级别计算能力的超级计算机（UHPC），Echelon的开发受到这一项目的经费资助。DARPA资助经费的规定为，在2014年前完成Phase1阶段的开发，即设计完成硬件部分，同时要报送DARPA审查。
NVIDIA首席科学家Bill Dally在SC10大会上的演讲内容中透露，Echelon为128个SM模块和Project Denver的基础——名为Latency Processor的8个CPU核心所组成，其中每个SM模块含有8个CUDA Core和独立的L0 Cache。据此计算，Echelon芯片整体含有8*128=1024个CUDA Core。
NVIDIA首席科学家Bill Dally
各个SM模块独立命名为"NoC"（Network on Chip）通过内部界面，经由L2 Cache和内存控制器与其他SM相互连接。L2 Cache和CUDA Core数量一样分1024块，单个Echelon芯片中，NoC通过MC与一同封装的DRAM Cube连接带宽可达1.4TB/s。
Echelon芯片的峰值计算性能（以双精度浮点运算记）可达20T FLOPS。NVIDIA设想的每个Echelon机柜搭载32个模块，每个模块封装4个Echelon芯片，这样单个机柜的运算能力可达2.56P FLOPS。Echelon的Phase1（第一阶段）设计就是如此，NVIDIA将在此基础上第二阶段主要考虑继续提高运算性能和降低芯片所消耗的电力。
Echelon模块图解
Echelon由128个SM模块和8个Latency Processor组成，后者就是Denver的核心
内存和每个Echelon的MCM（Multi Chip Module）Node在同一封装内相连，带宽可达1.4TB/s
每个Echelon机柜由128个Node（即单Echelon芯片）组合而成，实现2.56P FLOPS的计算能力，功率38千瓦


总结：Project Denver是NVIDIA在CPU+GPU混合计算时代掌握市场主导权的最重要计划，此后NV旗下产品将主要分为三大块：着重于GPGPU的高性能计算处理器，3D游戏用GPU和移动设备包括笔记本电脑、平板电脑和智能手机的Tegra三足鼎立，对比最早单GPU和近年来Tegra+GPU的战略做了重大变革。

应该快要出成品了。

APU不早有了吗

新品何时发布。。