大学考试有几道课题不太会，请各位过路的大神指点指点，感激不敬！
eda吧
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壹张创可贴
楼主
用VHDL语言设计一个2-4译码器，其电路引脚图如图2所示，其中，a,b为2个二进制输入端，g1为选通输入端，y0~y3为译码输出端；其真值表如表1所示。
2011年11月29日 06点11分
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