现在欧美系+台漏电+棒系+日系，所谓的堆叠都是完整单元的胶水组合，也就是说每一层单独封装然后用最简单的铜底连接也不是不能跑，就是die间通信时间裂开了。
经典就是9950X和AI MAX 395的差别。
韬定律是把一个完整的单元拆成两部分，单独是不能独立工作的，数据输入以后在底层逻辑单元的时间是n，上层就是n+1，然后输出又会统一成一个时钟。
这完全就是个数学优势。
韬是类似于多晶硅到单晶硅那种电子迁移率的解决方案，本身是个数学突破。
现在🐏人破防就破防在这里，人急了什么都能做出来，唯独不会的数学题做不出来

最简单粗暴的理解：现在🐏系的堆叠是为了解决die间通信时间，韬是缩短电子在die的滞留时间，缩短die的输出时间。

你知道从第几层金属进入微米级pitch？

2D微缩还有很大发展空间，既得利益者为啥会想着另起炉灶，你缩你的时间提频，我本来就有办法做高频。华为之所以有这个能力是因为它没有新的EDA工具授权了必须自己搞，拥有了全栈掌控力可以执行单个公司没法做到的想法。

就是3d堆叠
只是比较难的3d堆叠
对于生产制造和对准的精度要求很高
可以认为是超高密度的面对面键合
因此这种键合只能做一次(因为电路面只有一面)
如果做3d通孔堆叠那么键合密度不高，准度也会提高，但是提升有限，路径也会更长

请问时使用国产ai模型生成的图片吗 好厉害耶

要怪就怪给logic folding绑定了tau定律这种抽象的名字。这个问题又可以一直追溯到中英文对于“定律”的歧义上来。
3d ic这条路肯定是早晚都要走的，一层变两层只是个开始，以后肯定要化芯片为芯块。但是早晚要走不一定代表早走的人比晚走的更优越。先走未来的路也不一定是高瞻远瞩，具体还得看成效。
比起大谈特谈什么定律，宣传重点更应该放在为了达到这个定律的目标他们做了什么，如互联密度达到了多少、为了达到这么高的密度突破了什么难关，取得了什么技术专利。互联密度恐怕以后会变成和制程工艺并肩的另一核心参数

人家起码有个干货 你家 ppt 都能出来吹了

如果严格区分：
Foveros：已经量产很多年了（Lakefield、Meteor Lake 等）
Foveros Direct 3D（混合键合版）：已经公开展示、流片验证、进入产品路线图，但截至目前公开信息看，真正大规模商业量产产品才刚开始落地或即将落地阶段，不属于“实验室概念”了，但也还没达到 AMD 3D V-Cache 那种成熟普及程度。
关键点在于：
Intel 官方对 Foveros Direct 3D 的描述，其实已经非常接近华为宣传里的那套话术：
Active Die 上堆 Active Die
Face-to-Face / Face-to-Back
铜铜混合键合（Hybrid Bonding）
超高密度互连
缩短逻辑路径
提升带宽和能效
真正的垂直逻辑堆叠（Logic-on-Logic）
Intel 甚至明确写了：
> 将一个或多个 chiplet 直接连接到 active base tile 上
以及：
> true vertical die stacking
还强调 9μm、未来 3μm 级互连间距。
这实际上已经非常接近华为图里那个：
> 上层逻辑层 + 下层逻辑层
的概念了。
所以如果有人说：
> “Logic-on-Logic 是华为独创，别家没有”
那是不符合事实的。
Intel 官方文件自己就在讲 Logic Die 堆 Logic Die。
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不过华为宣传也不完全是在胡扯。
因为 AMD 的 3D V-Cache 确实主要是：
Logic + SRAM
Memory-on-Logic
而不是：
Logic + Logic
这一点图里说得基本没错。
所以如果华为真正做到的是：
CPU核心层
NPU层
Cache层
I/O层
多个主动逻辑层直接垂直折叠
那确实比 AMD X3D 更激进。
但问题在于：
Intel、TSMC、三星其实都在研究甚至部分实现同类路线。
例如：
Intel Foveros Direct
TSMC SoIC
Samsung SAINT
本质上都属于混合键合 + 高密度3D堆叠体系。
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真正值得关注的反而不是：
> 能不能堆
而是：
> 堆完能不能量产
因为 Logic-on-Logic 最大难点一直不是连接。
而是：
散热
上层核心产生的热量要穿过下面芯片。
热阻急剧增加。
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良率
两块先进逻辑 Die：
一块良率80%
一块良率80%
直接堆起来：
总良率≈64%
如果三层：
≈51%
成本暴涨。
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时序同步
跨层逻辑设计复杂度远高于 SRAM Cache。
AMD X3D 比较容易做：
因为缓存容错高。
CPU核心直接跨层协同：
难度高很多。
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所以行业这么多年大量量产的是：
HBM（Memory-on-Logic）
V-Cache（SRAM-on-Logic）
而不是大规模 Logic-on-Logic。
这背后不是大家想不到，而是工程代价极大。
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因此我对华为目前比较客观的评价是：
如果宣传内容属实
那它属于：
> 跟上了全球先进3D集成路线
甚至可能在部分设计上比较激进。
这是值得肯定的。
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但如果宣传口径暗示：
> 只有华为发明了真正3D逻辑计算
或者：
> AMD、Intel 都没有做到
那就属于典型营销放大。
因为 Intel 官方的 Foveros Direct 3D 文档里已经明确在讲：
Active Base Tile
Active Compute Tile
Hybrid Bonding
True 3D Stacking
甚至未来 3μm 级互连。
从技术方向看，大家其实在往同一个终点跑。
区别主要在：
谁先量产
良率多少
功耗多少
散热是否压得住
成本能否接受
这些才是真正决定成败的东西，而不是宣传图里的“真3D计算”几个字。

tau说的是注意力应该放在减少时间，面积率其实是以前减少时间的手段，只是面积已经减到头了

华为就从来没有做出划时代创新的基因，你还能指望它什么

拿出来跑个分

反正我是有点期待的，要是成功了什么光刻机神话就不攻自破

东西呢？你伟大不伟大的东西呢？全靠发布会活着呢是吧？

这玩意本质是在逻辑门和信号串上实现异步计算
你说要有多大的提升不一定，但只要发展起来了一定是主流。50-75的理论优势工程优化到位了大家都会喊香的。
现在就怕工程上翻车，而工程上不翻车似乎有点不太可能...看效果吧。