现在欧美系+台漏电+棒系+日系，所谓的堆叠都是完整单元的胶水组合，也就是说每一层单独封装然后用最简单的铜底连接也不是不能跑，就是die间通信时间裂开了。
经典就是9950X和AI MAX 395的差别。
韬定律是把一个完整的单元拆成两部分，单独是不能独立工作的，数据输入以后在底层逻辑单元的时间是n，上层就是n+1，然后输出又会统一成一个时钟。
这完全就是个数学优势。
韬是类似于多晶硅到单晶硅那种电子迁移率的解决方案，本身是个数学突破。
现在🐏人破防就破防在这里，人急了什么都能做出来，唯独不会的数学题做不出来

最简单粗暴的理解：现在🐏系的堆叠是为了解决die间通信时间，韬是缩短电子在die的滞留时间，缩短die的输出时间。

你知道从第几层金属进入微米级pitch？

intel的3d堆叠扩展最好，其实台积电不止这种3d堆叠，intel给他的3d堆叠让台积电加工一样能做的，滑为的其实是垂直2d板子堆叠，两块板子不分主次的混合电路，设计定型就固定了，intel的对的的die等模块还可以多种规格去做高中低等级的CPU。

我还以为是在同一块芯片上叠两层晶体管呢，如果真是你这个技术路线的话就太糟糕了，跨芯片延迟远高于时钟周期

2D微缩还有很大发展空间，既得利益者为啥会想着另起炉灶，你缩你的时间提频，我本来就有办法做高频。华为之所以有这个能力是因为它没有新的EDA工具授权了必须自己搞，拥有了全栈掌控力可以执行单个公司没法做到的想法。

就是3d堆叠
只是比较难的3d堆叠
对于生产制造和对准的精度要求很高
可以认为是超高密度的面对面键合
因此这种键合只能做一次(因为电路面只有一面)
如果做3d通孔堆叠那么键合密度不高，准度也会提高，但是提升有限，路径也会更长

请问时使用国产ai模型生成的图片吗 好厉害耶

要怪就怪给logic folding绑定了tau定律这种抽象的名字。这个问题又可以一直追溯到中英文对于“定律”的歧义上来。
3d ic这条路肯定是早晚都要走的，一层变两层只是个开始，以后肯定要化芯片为芯块。但是早晚要走不一定代表早走的人比晚走的更优越。先走未来的路也不一定是高瞻远瞩，具体还得看成效。
比起大谈特谈什么定律，宣传重点更应该放在为了达到这个定律的目标他们做了什么，如互联密度达到了多少、为了达到这么高的密度突破了什么难关，取得了什么技术专利。互联密度恐怕以后会变成和制程工艺并肩的另一核心参数

人家起码有个干货 你家 ppt 都能出来吹了

你学历怎样的，在这大谈数学

tau说的是注意力应该放在减少时间，面积率其实是以前减少时间的手段，只是面积已经减到头了

华为就从来没有做出划时代创新的基因，你还能指望它什么

拿出来跑个分

反正我是有点期待的，要是成功了什么光刻机神话就不攻自破