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vivado里面的MIG IP向DDR读写数据怎么分配的？ 八位数据线，migIP设置4突发双沿，MIG IP给用户的数据接口是64位宽，想知道这64位是高八位对应写入第一根数据线吗，还是分别对应8根数据线
四片DDR，三片都没问题，一片读写时序没问题，单独出来数据错乱 最近使用K7FPGA挂4片DDR，硬件采用菊花链连接，软件调用xilinx的mig IP核，读写时发现有问题，单独测试每一片DDR，发现第三片读写不正常，有时候读出来高位时F，低位是0，有时候正常，做了两块板子，都是这一片DDR读写有问题，硬件原理图并未发现什么异常，想知道有什么排查手段找到具体是什么问题。
FPGA挂多片DDR，其中一片读写有问题怎么排查？ 最近使用K7FPGA挂4片DDR，硬件采用菊花链连接，软件调用xilinx的mig IP核，读写时发现有问题，单独测试每一片DDR，发现第三片读写不正常，有时候读出来高位时F，低位是0，有时候正常，做了两块板子，都是这一片DDR读写有问题，硬件原理图并未发现什么异常，想知道有什么排查手段找到具体是什么问题。
Xilinx的双口ram IP核读数据不稳定怎么解决 写时钟100M，读时钟25M，在读数据时写使能拉低，不进行写数据， 读地址和读出数据持续一个25M时钟周期，然后在读出数据会出现不规律的不稳定现象，错误地方是数据在这一个25M时钟周期内出现俩个值，这两个值只错了高位的第二位（16进制），其他位相同，这个问题怎么解决
Xilinx的双口ram读数据不稳定，在没写时读一个地址会出现俩数据 写时钟100M，读时钟25M，在读数据时写使能拉低，不进行写数据， 读地址和读出数据持续一个25M时钟周期，然后在读出数据会出现不规律的不稳定现象，错误地方是数据在这一个25M时钟周期内出现俩个值，这两个值只错了高位的第二位（16进制），其他位相同，这个问题怎么解决
ise是否支持k7系列板子建立ddr工程 使用的是bank32，bank33的管脚作ddr和mig核连接的管脚，ddr使用电平1.35v，建立IP选择也是1.35，加上简单的mig驱动程序，顶部就绑定了一个时钟管脚，编译时综合过了，在第二步的map报错，说管脚电平不兼容。（这工程代码在vivado上验证过，能跑通，就相当于把工程在ise上重新建一次）， 错误 关于ip里绑定的引脚都报这种错 ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<0>. The use of input pin DCITERMDISABLE is not compatible with IO standard LVCMOS18. ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<9>. The use of input pin IBUFDISABLE is not compatible with IO standard LVCMOS18. ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<9>. The use of input pin DCITERMDISABLE is not compatible with IO standard LVCMOS18.
求助？求助！！ 想勾搭一个快班的女生，最好是瘦一点的，小巧一点的，最好是长头发，开放点的，高二的的，最好是一班的，谁能帮忙介绍个，成事后定请吃饭，K歌……提供下名字也行……
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