小tree_666的个人资料

破案了，FCPOP rt 如图可知，此为FCPOP，Filp Chip POP，非Apple使用的info_POP的package。仅仅更改DRAM的package使之对齐以显美观。至于说一体封装之人，我呸，尔等简直一派胡言。

教各位果粉一个妙招如果你担心你的1/3.1的烂长焦拍不清晰，不用害怕，使用GPT来给你超分，这下遥遥领先了，建议Apple在iOS19把GPT-4o-image集成进Apple Intelligence，绝对有用

允许我玩点抽象 Breaking News: Samsung Electronics Chairman Lee Jae-yong was recently seen visiting the Xiaomi Group. Does this indicate that Xiaomi is considering sourcing Exynos chips for its mid- to low-end products to protect Xring from alleged coercion by Qualcomm? Moreover, could this move signal plans to adopt the Samsung Foundry Process Node as a contingency to ensure a steady supply of Xring, should TSMC arbitrarily halt deliveries?

两个神秘代码 1.N+3 125 N7P/N6 2.N+2 9010 4+4+2 60%～70% 8cx Gen3（2=A510）

不行了，活不了了 rt Google简直是通黑，内部预测分数竟敢这么黑我们通通，罪大恶极。

IMG官宣用自己DXT IP的OEM了 rt，IMG官宣了用自己IP的厂商，Google Tensor G5算是确认了。哎等一下，这个Xiaomi？啊？这对吗？

NVIDIA DGX Spark Project Digits（DGX Spark）技术规格与价格 yy：就这***卖我3999刀……感觉，Mac Studio也不是不行……，我等M5 Ultra

NVIDIA GTC 2025 OK，今晚GTC数据量庞大，我挑比较有意思的给你们讲。首先就是各种basic on CUDA的Library，例如加速计算光刻，模拟Quantum Compute，气象模拟，物理数字孪生等等。然后，重头戏，Blackwell Ultra，2025年下半年交付，这一套就是GB300 NVL72，对比GB200有50%的performance improve（如图2），GB300有15PFLOPs（Dense）的performance，对比GB200 sparsity 40PFLOS。然后HBM达到288GB。非常强大。使用全新的CX8 switch。接下来是明年的Rubin，这个是sparsity的50PFLOPS FP4，288GB HBM4，更加强大的performance。以及double的NVLink，CX9 Switch，使用NVL144集群，密度增加。（如图3）但更大的来了，Rubin Ultra，这是史无前例的大升级，100PFLOPS的FP4 performance，1TB HBM4e，对比GB300有14倍性能的提升，8倍的带宽提升，12倍NVLink7的提升以及8倍CX9 switch的提升，注意亮点，每颗Rubin Ultra是4芯拼接，Blackwell及Ultra，Rubin为双芯拼接。Rubin带来全新的Vera CPU，也是非常强大。全新的集群NVL576，正交服务器。NVIDIA创新不止，谁说NV集群不好？（如图4）据我所知Ascend 910D还在用4个打一个B200，靠集群去救单卡的劣势，但是吧……我就不多说了，哦对了，我还记得很多人说过NVIDIA集群不行，那么接下来的技术会打破你的幻想。接下来，更加强大的创新来自于与世界上最先进的Foundry的合作，NVIDIA Photonics Switch，Switch的创新，使用TSMC COUPE，硅光技术。TSMC的紧凑型通用光子引擎（COUPE）使用该公司的SoIC-X封装技术将电子集成电路堆叠在光子集成电路（EIC-on-PIC）上。铸造厂表示，使用其SoIC-X可以实现模具对模具界面的最低阻抗，从而实现最高的能源效率。EIC本身是用65纳米级工艺技术生产的。（如图5、6）最后，2028 roadmap，NVIDIA，创新不止。补充：DGX Station是小型工作室工作站，还有适合个人的Project Digits，都是非常强大的AI reasoning和微调的工具。 yy：没了，就这些，NVIDIA还是很强啊

关于WAWEI 也不知道一群人沸腾啥这X90很简单嘛 X在罗马数字里代表啥吧这俩颠倒一下现在得出结论简单的事情复杂化

哎wc，IMG怎么这么坏啊哎，怎么这么坏啊，黑我通通 rt

我随便聊聊啊，最近一直在传Xring……，emm，有听说过，4月，我认为还是比较稳的。具体size啊freq不能说，但是我至少知道是TSMC N4P，至于N3E的，应该是next generation，然后我估计8400的multi core和Tensor G4的single core那样。我当然知道小米吹了很多年。不过机圈三大神话，Kirin回归，Apple Modem不也实现两个了。

M3 Ultra AI performance 两个满血M3 Ultra run DeepSeek-R1-671B-Q8达到20tokens/s rt

我对不起大家我不够准，M3 Ultra不是WWDC，但是up to 512GB memory，跑DeepSeek-R1-671B-Q4全量没问题 M3 Ultra是Ultra Fusion拼的。

byd高通真要脸啊这也能win？ rt

水一期帖子今天清理E-Mail看到的 rt Save up to $500 Surface Pro is faster than MacBook Air M3.**

13哥，有人黑高通 rt

加更文章预告 Apple Silicon的Frontend feature 作者—LITTERTREE66 （作者yy：一周更两篇万字文章是想累死我吗）

新文章预告 What is topological qubit？

what is topological qubit？

补充2:搞错一件事，A18（4Core GPU）比A18的G 补充2:搞错一件事，A18（4Core GPU）比A18的GPU Performance弱15%-20%。

A18（4Core GPU），GPU performance比A18低20%-25%。 Apple C1是TSMC N4，RF是TSMC N6RF。

Apple也有Modem了 Apple C1 TSMC N4

逆天价格…… iPhone 16e

神秘代码～ A18（4GPU），M3，A17 Pro 8+64，128，256 8+128，256，512，1 8+64，256

STX HALO dieshot stepping：A0A0 diesize：CCD：7.42*9.04=67.0768*2 iGPU:16.02*19.20=307.584

66的u-arch小课堂为什么Apple Silicon在R24中这么强？如你所见，今天我们要讲的是，为什么，Apple Silicon在Cinebench R24中表现如此的强，连隔壁的X86都甘拜下风，尤其是M4，我看我们的贴吧老哥都跑上192了，简直是非常的厉害。首先我们需要明白R24是一个比较重LSU的一个benchmark，那么M4刚刚好大提升的就是这部分，那么今天我们引入我们的主题，LSU，LSU是CPU中很重要的一个部分，我们首先需要了解一下什么是LSU。LSU 是 “Load–Store Unit”（加载存储单元）的简称，是一个专门负责处理所有访存指令（即加载 load 和存储 store 指令）的执行单元。下面我将从多个角度详细介绍其功能和内部结构。1. LSU 的主要功能（1）执行访存指令LSU 主要负责将程序中发出的 load 指令和 store 指令送入内存系统进行处理。这包括根据指令中给出的基地址、偏移量等信息计算出实际访问的地址，并根据地址从缓存或主存中读取数据（load），或者将数据写回内存（store）。（2）地址生成与虚实地址转换为了确定内存中具体的位置，LSU 内通常会包含一个或多个地址生成单元（AGU）。AGU 负责执行简单的算术运算（如加法），将基地址与立即数或寄存器内容相加，从而计算出访问地址。与此同时，在采用虚拟内存的系统中，LSU 还需要将程序使用的虚拟地址转换成物理地址，这一过程一般依赖于 TLB（Translation Lookaside Buffer）来加速转换过程。（3）处理访存依赖和数据转发在现代高性能处理器中，指令往往是乱序执行的。LSU 不仅要确保各条访存指令按正确的顺序完成（即满足内存一致性和程序顺序要求），还需要解决因数据依赖产生的潜在冒险问题。例如，若一条 load 指令依赖于一条尚未完成的 store 指令，LSU 可能会通过“数据前向转发”（Store-to-Load Forwarding）的机制直接将 store 指令产生的数据传递给后续的 load 指令，从而降低延迟并提高流水线利用率。 2. LSU 的内部结构，LSU 内部一般设计有两个队列：（1）Load Queue（加载队列）与 Store Queue（存储队列）为了管理所有访存指令，（2）Load Queue (LDQ)：用于暂存所有待执行的 load 指令，在这些指令执行前，会先进行地址计算和依赖检查；（3）Store Queue (STQ)：用于记录所有 store 指令，特别是在乱序执行中，store 指令可能提前计算出地址和数据，但数据真正写入内存时需要保证按程序顺序提交。通过存储队列，LSU 能够检测 load 与 store 之间的依赖关系，并在可能出现数据竞争时采用转发技术。（4）地址生成单元（AGU）AGU 负责将load/store 指令中的地址计算任务具体化，结合基地址与偏移量，生成最终的内存访问地址。这一步骤对提高访存操作的效率至关重要。（5）与缓存/内存系统的接口LSU 是 CPU 内部执行单元与外部内存系统之间的桥梁。它不仅向缓存（如 L1 数据缓存）发出数据请求，而且还接收缓存或内存返回的数据。在缓存命中情况下，数据可以迅速从缓存传递给 CPU；而在缓存未命中时，LSU 会协调从更低级别内存中取数，同时管理等待和重排操作。总之，LSU（Load–Store Unit）是 CPU 中专门负责处理内存访问操作的执行单元。它通过内部的地址生成、Load/Store 队列以及数据转发等机制，确保 load 和 store 指令能够高效且正确地与内存系统交互。在支持乱序执行和高指令并行度的现代 CPU 设计中，LSU 的高效实现对于整体性能至关重要。这种设计既要求严谨的硬件逻辑，也需要在系统级别上考虑访存延迟、依赖检测以及缓存接口等多个方面，从而实现既严谨又高效的内存操作管理。这也就是我常说的，一个优秀的u-arch三要素，BPU，LSU，prefetcher，把这三个能够做好，才能达成performance和energy的最强。

我不要脸的宣传一下啊吧精华里的这个帖子，这个后面就作为66的u-arch知识小课堂，以后不定期更新，我想到啥就会讲一讲，我认为我们吧里不应该是对线和斗蛐蛐，大家也应该学习到一些知识。

Strarlink的DTC（Direct To Cell）技术，在不同国家用的频段不一样，那美国本土T-mobile举例，使用Band 2和Band 25的频段（DTC上行1910-1915MHz，下行1990-1995MHz），林檎我看全球版本基本都支持这个频段。所以，国行iPhone去美国也是能用DTC？

最近听说DeepSeek很火我拿A18 Pro先试试4bit quantization的7B的。然后在1.5B试试。

睡不着，想聊聊BP 晚上翻笔记发现了自己一堆BP的idea，但又不知道从何说起……

ARM Chiplet System Architecture rt

A18，A18 Pro，M4 dieshot A18 Pro dieshotstepping：A0C2 diesize：8.44*13.00=109.72mm2 A18 dieshot stepping：A0A0 diesize：7.84*11.79=92.434mm2 M4 dieshot stepping：B1D4 diesize:13.21*12.82=169.3522mm2 底图@万扯淡

哎wc，美国怎么这么坏啊 rt

标题5个字

平安夜当然要买Apple了（以后谁说性能无用的我第一个抽死他，亏死我了）

Ascend 910C 910C is double 910BDensification FP16 600TFLOPS，but NVIDIA H100 is 1PFLOPS，B200 is 2PFLOPS，B200满血2.5PFLOPS。（1PFLOPS=1000TFLOPS） next year 910D N+2，或许可以对标NVIDIA H100，但NV得Blackwell又有半代升级……

原来CN的technology这么强啊。还有不同的路线，可以不依赖advance node，简直太厉害了。

STX HALO GB6 GPU rt

breaking news rt

Breaking News 基辛格退休，intel将何去何从

New Kirin考前密押看个乐子 CPU： size：1+3+4 freq：2.5+2.15+1.6 TSV-130 （9010同款大核，OC至2.5GHz） TSV-130middle（9010同款中核） TSV Small （自研小核，2issues，OoO，对标Cortex-A73） GPU：maliang 4CU 850MHz

M4 dieshot stepping：A0A0 diesize:13.21*12.82=169.3522mm2

标题五个字预告

浅谈Oyron 2 BPU what can I say。这BPU还用说，Firestorm同款BPU。TAGE 80KB，ITTAGE 40KB，L0 BTB 2048entry。对这个规模不需要抱太大期待。看看图就知道不如X4水平。ARM的BP算比较一般的，如果放到和今年新出的新世代u-arch那完全比不了。像AMD的16K-entry L1 BTB以及Multiple-Block Ahead Branch Predictor。Apple增加table和BTB的BPU。intel……，额，这个不怎么能讲。前两家的BP都是有相当大的进步。当然肯定有人会问啊，BPU重要，咋Oyron表现那么好。很正常啊，力大砖飞，4.32GHz+3.52GHz。反正power不要了，靠不要脸去win还是能win的。当然还会有人说，架构师你又在信口雌黄了，Oyron 怎么可能抄Firestorm。如果你去翻我6月发的浅谈，那里的图，BPU的hash function都一样，only copy can do。还是那句话，u-arch三要素，BP，LSU，Prefetcher，得三者得天下。

M4 MacBook Pro来了 rt

标题五个字金盆洗手

M4的Mac Mini发布了 rt

M4 Mac来了首先是iMac搭载M4

M4 Mac来喽首先是iMac搭载M4。

Kirin 8000 dieshot stepping：A0A0 diesize：7.55*9.27=69.9885mm2 工艺：SMIC N+2（K9000S同款）

我想知道华为把Mate XT卖哪去了，西安咸阳线下全没货。怒了。（这手机我是真喜欢，今年维二喜欢的产品，一个是Vision Pro，另一个就是Mate XT）也不知道啥时候能买到。

M4高阶要来了下一周发布

这波我站ARM，断ISA授权可就太好玩了。加大力度

ARM计划取消对高通芯片的许可，双方争端加剧。ARM起诉高通，指控其2022年违反合约。

因一些不可抗力问题，M4高阶不会有考前密押，发布后会有真题解因一些不可抗力问题，M4高阶不会有考前密押，发布后会有真题解析

浅谈mini 你果辛辛苦苦攒了1年的A17 Pro硅渣。真是辛苦你果了呢。（M4高阶考前密押懒得发了）

晚间小谈。听说高通CEO说极客湾测的SPEC不对？我寻思你高通知道keynote发有驱动的Linux的SPEC，怎么就不把这个驱动发出来给别人复现了。学术界如果复现不了，对你的结果是可以质疑的。你既然说是特定环境那就把环境全部开源发出来，而不是在这叫唤。

A18 Pro dieshot stepping：A0A0 diesize：8.44*13.00=109.72mm2

看XE layout有感 what can i say？Qualcomm out！ XE比一下M3 Max，一个就是放大版mobile phone chip，另一个才有PC Chip的样子。先说说整体的floorplan，按理来说，应该把latency敏感的mod放一起，尽可能在distance上去做short latency，然后再让fabric去走四周。（整个顶层的摆放一开始会和design他们讨论很久确定十几种方案，接下来根据IP Core和other mod的area去进行调整。）然而，高通这玩意，还能说啥，只能说performance确实不是他们的目标，to be a joker，确实是目标。再看看Core，拿Coll和Oyron比一比，这Oyron有一点做high freq的样子吗，整个layout上mod的规整做的挺差的，再看看Zen5，只能说，Oyron真就是抄都抄不好。u-arch分析翻我以前发的东西。

考前密押的含金量还在上升考前密押的含金量还在上升