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2021-12-14
大佬求教,混音输出不能衰减、溢出和失真(<= 2%),最多支持12路混音输出设计思路
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2021-12-14
verilog小白一枚 想问一下如何用for循环语句实现两个8位二进制乘法器
3
2021-12-11
我用AD5791写了一个驱动程序,但是测试发现电压输出时钟是0v,我觉得可能是上电复位造成的,就在控制寄存器中写了24‘h200022,按理说应该是可以有……
🧑hxq160
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2021-12-09
系列语句: begin a <= 1; end begin b <= 2; end 它跟: begin a = 1; b = 2; end 和 begin……
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2021-12-06
我想让大写换颜色不知道怎么设置
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2019-05-25
有代写fpga的老哥吗
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2021-12-05
一个简易可调信号发生器
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2021-12-03
求助,能生成latch的场景有哪些,最好有代码例子
1
2021-12-03
开发软件quartus 设计语言verilog 具体功能 使用FPGA 驱动模数转换芯片LTC2325-16 实现四通道同步 采样率1Msps 请大佬帮忙……
13
2021-11-18
两个都可以当成数组用,位宽分别是多少呢?
1
2021-11-01
有老哥能看看哪出问题了,clk显示Z,想通过repeat实现占空比不为50%
🧑AYANAMI.
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2021-10-29
为什么这个dut 能够调用,不应该加一个include dut.v吗(我写的红色部分)
5
2021-10-26
🧑peter_092
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2021-10-24
rt,求帮忙实现matlab eig函数转成verilog,有偿!!!
2
2021-10-24
fpga代做verilog程序ISE设计QuartusII仿真VIVADO开发Modelsim
2
2021-10-15
2
2021-10-13
🧑IC媛👧
3
2021-10-09
用的是2020.1版本,老是这样报错:(同时请帮忙看下代码正确吗)
2
2021-10-09
我和小姐妹都是今年找数字IC方向工作的,我们的秋招基本结束了,我们计划把学习路线,面试的面经,面试常问的知识点及解析,常出现的手撕代码等内容分享到QQ群6……
🧑IC媛👧
3
2021-09-26
一个小白 麻烦帮忙看看吧 突然打开modesim就是这样了
4
2021-09-23
请教大佬一个小问题,如图想要将串行数据tx输入到fifo中寄存,然后将tx中相应位置的数据分别给后面的5个输出该怎么弄 或者不要uart_tx模块,直接将……
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2021-09-23
求问红色框框里面的语句到底啥意思 死活没看明白在干嘛 谢谢各位大佬!
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2021-09-22
代码的目的:定义两个module块来模拟AB芯片,并且分别编号为0、1。FPGA是主模块,通过计数器产生0~5的控制信号,然后对控制信号进行分选后判断当前……
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2021-09-17
有意交流学习的可以扫码进入......以下IC经典教材pdf可扫码领取,仅此作为学习交流使用,一起进阶提升
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2021-09-16
大佬救命!!! 怎么将产生的一个输出进入输入 然后再 产生新的输出 这样循环二十次?
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2021-09-13
assign连续赋值语句,看到下面图就蒙了
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2021-09-13
1
2021-08-25
本人萌新,第一次使用贴吧,竟是为了期末作业。有没有友友代做Cyclone 4 (EP4CE10F17C8)大作业呀?或者提供工程也可以呀?
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2021-08-25
有熟悉的大佬吗
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2021-08-25
为什么我这里这个R_rx_state加1后会从10000变成00000呢?
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