verilog吧
发扬硬件描述语言魅力
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2022-10-20
求助！！Verilog顶层模块灵活修改底层模块的参数问题？
现在我顶层模块有四种类型的数据，需要传到底层模块做移位，所以我需要修改底层模块的参数，然后通过参数确定底层模块移位reg的位宽，有没有可以灵活在顶层修改参……
🧑最初的流浪者
0
2022-10-19
阻塞和非阻塞
always只有一条赋值语句的时候，用阻塞和非阻塞感觉没什么区别。
🧑爱了呀🌜🌛
3
2022-10-08
求解答：当接收的数据没有标志位的时候，怎么让计数器和数据对齐
问题来源于2个模块之间需要传递数据，模块A负责每个时钟产生5bit并行数据，模块B（工作时钟是A的5倍）负责将接收的该数据以模块A的时钟频率的5倍串行发送……
🧑-泽山-
1
2022-09-14
求助，第一次写不会改
变量sum,add5,add6都是reg类型 为什么在always中sum=sum+1可以仿真出来 sum=add5+add6+sum仿真出来sum一直高……
🧑是个小黑粉ლ
3
2022-09-14
求助！！！Verilog有偿代写工程项目
求助！！！Verilog有偿代写工程项目，会的大神麻烦加我qq：767249475
🧑琪琪家的汤圆
1
2022-08-20
急大佬们会吗
🧑Necondg
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2022-07-31
关于verilog中乘法器延时的问题
刚刚学习verilog，夏宇闻的《verilog数字系统设计教程（第三版）》中，P143中图10.3，乘法器延时为1个与门和8个全加器的延时，为什么是 8……
🧑liliang0310
3
2022-07-18
Verilog中例化模块和顶层模块的输入输出必须保持一致吗？
可不可以将顶层模块的输出和例化模块的输出接一起？
🧑最初的流浪者
6
2022-07-08
求大哥带飞
什么意思啊?2位位宽的二进制00等于4位位宽的0001是怎么算的。还有一下三个。这veilog要学到什么水平才算进了门槛，应该怎么学啊。
🧑贴吧用户_aPZR4UK
0
2022-07-03
关于chisel有相关的教程吗
我的目标：用mill框架的chisel搭建单周期rvcou，但关于mill的chisel搭建各个模块之类的不熟悉期待分享
🧑贴吧用户_QAENy39
0
2022-06-30
求助，仿真文件这样写对不对？
如图，完成DES加密，设计模块完成了，仿真模块如图，但最终结果与预期结果不符，求大佬帮助。
🧑归奥小曼
2
2022-06-25
有偿求人做题
麻烦有会做的大佬私信哦 感谢
🧑握住胜利
3
2022-06-10
求助，如何多次显示
显示花式采用按键控制，按键不按下三种显示花式为：同时亮灭4次→依次显示一次→交替亮灭8次→同时亮灭4次→…………；按键按下一次后的三种显示花式为：同时亮灭……
🧑苏筱莫V
6
2022-06-08
有偿求助，为了期末数电实验
🧑贴吧用户_G9KUG97
5
2022-06-07
verilog 有偿
限时代
🧑冰封之女
9
2022-06-06
求解答，密码锁序列检测部分
大佬们，我做密码锁课程设计时遇到一个问题。已经将八位输入密码存进预备密码(preword1-8)中，也已经在password1-6中存入正确密码。现用一移……
🧑贴吧用户_76XPWQa
4
2022-06-06
有会写这个程序的吗？
🧑ggdfgggfffgg
3
2022-06-04
大家写一个简答的状态机要多久啊
一个一般的状态机写一下午是不是太慢了，大家写个100来行的一般要多久？
🧑拾原
3
2022-05-30
问一下大佬们
假如在Verilog中实现一个数码管0-9变化，我会写这个变化，但是要求每隔一秒换一次，我想知道这个一秒怎么得到
🧑啊en
9
2022-05-27
大佬可不可以求助一下quartus软件如何用verilog代码来完成简易函数发生器基本要求：实现方波、正弦波信号发生器功能。方波频率、占空比可设置。正弦波信号幅
🧑你是谁不了解
3
2022-05-25
verilog代写
verilog HDL写两程序，初学者的简单作业，有偿
🧑王丽红1204
1
2022-05-25
下午verilog测试题救一下
1点有个测试题，题目暂时还不知，不过老师说了挺简单，毕竟只学了两天就上机测试，有大哥到时候救济一下嘛，有偿
🧑王丽红1204
1
2022-05-24
请问Modelisim仿真出现红线怎么搞
module LedCon8(clk,Q); input clk; output [0:7]Q; reg [0:7]Q; always @(posedge……
🧑贴吧用户_a8156D7
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2022-05-23
有没有大佬能帮忙解释一下代码啊
帮忙看个verilog代码和testbench，在线急求
🧑大数据的萌新😲
0
2022-05-22
同步FIFO
为什么第二次输入的数据，不读出呢#verilog##同步FIFO#
🧑ICer05274
4
2022-05-19
大佬们，这个运行提示多重赋值，该怎么改啊😭
always@(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin taxi_fare <= ……
🧑我醒着做梦😘😘
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2022-05-13
用verilog语言，写一个加法器从0加到100，应该怎么写？
最近自学了verilog语言，想要编写一个加法器从0加到100，我自己编了半天也没有编出来，学习时间很仓促，语句使用不好，求一个大神帮我编写一段完整代码，……
🧑lucky
6
2022-05-13
verilog的fpga实验代做有吗
电子琴矩阵键盘的，有能做的留下联系方式，不难，有酬的
🧑hmysdzzz
0
2022-05-05
。。。。。。。
🧑时光停滞不前😁
6
2022-05-02
流水灯，中间加个能调节亮度或按键频率变快的
大佬们，帮帮孩子完成个要验收的实验吧，谢谢了 module liushuideng(clk,led); input clk; output [7:0]le……
🧑慕桖希慕rU
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