verilog吧

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2013-04-09

请教个问题谁能解决

🧑嗨那小子好坏

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2013-04-09

请大神们帮个忙！用verilog 设计下面的题

🧑嗨那小子好坏

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2013-04-06

求大神

我是个verilog 新手刚看完一本书，想找个软件仿真一下，安装quartus 和硬件库总是失败求大神帮忙谢谢

🧑bluecar862

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2013-04-03

verilog设计

🧑kangxiaokx

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2013-04-02

会fpga和verilog的进！

本人需要FPGA的电子琴设计与仿真的VerilogHDL的程序，做这个我主要分一下几个模块，7（或者8）输入模块、分频模块、中心模块、输出扬声器模块。也不……

🧑小政YY

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2013-03-20

求大神提供MSK调制解调的VHDL或者verilog的代码。。必有酬谢啊！

🧑seed2634

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2013-03-16

求大神

我在用crosstool制作arm-linux-gcc的时候，到了PPL安装提示我： configure: error: Cannot find GMP ……

🧑七夜子风

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2013-03-12

我竟然是本吧排名最高的，好神奇

🧑贴吧用户_0a6ZZMa

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2013-03-08

求大神帮个小忙真心跪求了

用verilog在做了个二进制码转换为二—十进制（BCD）码的仿真，，，但是仿真前要写个test的文件用过ise的都知道，我不会写 verilog不会……

🧑晓林寒风love

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2013-03-07

求指教，一般一个reg，能驱动16个ram的地址么

我的module中有16块ram，输出地址线能一起共用么？比如： reg addr[7:0]; assign addrb_0 = addr; assig……

🧑peter_092

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2013-02-25

【交流群】初次建立FPGA交流群多多指教

为了更好的交流谢谢各位 QQ群：259734701

🧑daniao2124

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2013-01-06

hdl chip design 中的7.13例题求助！！

初学verilog语言，对这段代码不太懂，望大神帮助！

🧑就你较鸡

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2013-01-01

新手，求大神指教！！！进来看看。

额，我是一个新手，这学期刚学verilog，而且学的不深，现在我们有一个课程设计，题目是自动售货机。要求是有四种商品，分别是1元2元5元10元。有四种面值……

🧑尕小七——

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2012-12-21

这个程序出错了，求大神解答啊？俺是新手啊？？

'define add 3'd0 'define minus 3'd1 'define band 3'd2 'define bor 3'd3 'defin……

🧑LIBAOLI44

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2012-12-11

大三的课程设计求大神救

节日彩灯控制器要求：（1）使用LED灯代替彩灯，至少实现5种显示效果（2）能够控制彩灯亮度由亮到暗缓慢、由暗到亮变化（3）使用按键设置手动及自动显示……

🧑流浪SIRIUS

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2012-12-11

课程设计verilog HDL做万年历，求高手指点

大三的课程设计题

🧑室友♂

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2012-12-07

在使用quartus11.0软件调用modelsim进行波形仿真时出现下列错误…

🧑小七007快乐

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2012-12-06

元件例化问题

例化后的程序是并行的嘛

🧑威猛大白兔

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2012-12-01

请按照实验要求给出verilog代码,这个实在是不会了,各位大神们,…

1K×8读写存储器 ——— 在基于CPLD/FPGA实现的计算机应用系统中，一定数量的静态RAM是通常必不可少的基本构件；它通常被用来保存系统的程序运行……

🧑贫僧改用飘柔了

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2012-11-12

fpga verilog的仿真问题

在用ise 自带isim做仿真时，有一个信号在单独拿出那一个.v文件单独仿真能出波形，但吧所有.v文件放到一块建立顶层模块后再做仿真不出波形，是怎么回事……

🧑878179645

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2012-11-09

求三段式10010状态机

在实验室敲代码中中，求大神发个三段式10010的状态机，还有他的状态机分割

🧑横厝马鼻

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2012-10-25

请教异步fifo时遇到的一个问题

代码比较简单 assign usedword=(wptr>rptr)?(wptr-rptr)full?4'hFempty?4'h016-rptr+wptr……

🧑djqlyy

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2012-10-19

数组重排

有一个全是0或1的数组，要用verilog重排得到新的数组，怎么做到？

🧑xiaoxxxy

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2012-10-12

verilog中阻塞赋值和非阻塞赋值

阻塞和非阻塞语句作为verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，即使是一个颇富经验的设计工程师，也很容易在这个点上犯下一些不必要的……

🧑次中音号

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2012-10-10

求用verilog实现字节数可设定最大为1k byte

求用verilog实现字节数可设定最大为1k byte 且当收到完整帧后一个一个传到RAM1 再将整个RAM1传到RAM2

🧑李萌b