verilog吧

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2013-05-09

江湖告急啊，这个时间有没有大神啊，快进，求求求。帮小弟下

10M的时钟，没来个上升沿即一个数，结果是先计数200个输出高电平，接着计数100个说出低电平，下面是代码，应该怎么改啊 module fdivision……

🧑Aa995580749

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2013-05-07

[求助]verilog语法问题!!!!!!关于sha256计算~~~~~~~~~~~~~~~~

以下是本人写的verilog模块,用于计算sha256中的一个块维基百科的伪代码表述: zh.wikipedia.org/wiki/SHA-1#SHA-……

🧑tj328111241

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2013-05-07

各位高手帮我看看以下程序中on，btn的作用何在？

module duijie(btn,done,ea,eb,ma,mb,on,maf,mbf,ef); input[3:0] ea,eb;//ea,eb 两……

🧑wuliping2503

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2013-05-06

求大神看代码了！

module ALU (/*AUTOARG*/ ) ; output [31:0] Result; // Result output of ALU; in……

🧑七夜子风

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2013-05-05

本人菜鸟，有个verilog的条件赋值语句的问题，请好心人帮忙！！…

哪位大神帮忙解释一下这句话： assign clk_out = (F_DIV == 1) ? clock : (F_DIV[0] ? (clk_p_r &……

🧑不太省油的灯

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2013-05-04

5月5日推荐大神

1.@xiachuan2013 2.@恶心的狐狸2 大家有问题艾特这两位吧。当然你要的东西太复杂，请带好钞票再问。问问题前请先google或者百度问……

🧑七夜子风

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2013-05-04

求qpsk调制解调器的verilog源代码，跪谢！！！

RT。。。课题是qpsk调制解调器的Verilog设计，仿真工具是modelsim。。。。班主任催得紧，自己捯饬了很久，可程序用modelsim仿真就……

🧑杜晓若儿

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2013-05-04

相位累加器代码综合出来总是显示不定态恳请高手指导

module phase_accu_3( input clk, input rst, input sync_rst, input [31:0] ina, ……

🧑14072083

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2013-05-04

求大神帮忙解。

下述程序为十进制加减可控计数器的设计，试完成；并做出其仿真波形；时间控制在20分钟以内。 module add_sub(rst,clk,add_sub,……

🧑9527xx11

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2013-05-03

求助，基于fpga感应温度报警器用verilog编写

rt

🧑贴吧用户_0R5V16P

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2013-04-29

力求VeryLog实现的RGB图像向YUV图像转化程序

谢谢路过的各位高手，我想好好学硬件，多谢指教

🧑求学者439

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2013-04-28

敢不敢试试下面这道题，做出来有奖

http://tieba.baidu.com/mo/q/checkurl?url=http%3A%2F%2Fzhidao.baidu.com%2Fques……

🧑探索号E

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2013-04-21

求大神相助！毕设马上要交了，程序仿真还没结果！！！！！！

RT

🧑Hi_Constantine

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2013-04-21

用verilog做四位二进制有符号数除法器

帮忙看看这几句是什么意思？还没有学过，是网上找到的！拜托了 for(i=4;i>0;i=i-1) begin r={r[3-1:0],a[i-1]}; q……

🧑成年鼠

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2013-04-16

跪求双精度浮点乘法器的verilog源代码

跪求双精度浮点乘法器的verilog源代码，求助大神，有的请发到[email protected]，谢谢

🧑31536654

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2013-04-15

求一些编程方面的习题，没有答案没关系~~

谢谢打家了~~

🧑油泼米饭🍪

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2013-04-14

求Verilog高手。路由器代码的一部分，有逻辑错误，求指教。谢谢

module add2(); reg add_c, reduce_c; reg [1:0] count_b; reg clk; always@(add_c……

🧑仙人寻梦

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2013-04-13

请大神帮忙看看这程序什么意思？

module IIR6_18bit_fixed (audio_out, audio_in, scale, b1, b2, b3, b4, b5, b6, ……

🧑暖6666

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2013-04-13

关于二维数组的输出？【求大神帮忙】

最近在写一个程序：将一个二维数组里头的数据，加权处理。扩大二维数组将处理好的数据和原来的数据存到新的数组中。可是遇到一个问题，本来打算将处理好的二维数据输……

🧑332473775

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2013-04-12

求助~什么语句使能可以对同一个参数的wire赋值和reg赋值呢？

RT~！什么语句使能判断执行对同一个参数的wire赋值和reg赋值呢？下面的语句只能执行wire的赋值，always的语句没有执行?是什么问题呢？如

🧑hero_hzx

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2013-04-10

鄙视你们，再逼哦，我也弄个工作室！

有没有加入我的？鄙视那些长期只做生意，不帮助新人的工作室！

🧑七夜子风

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2013-04-10

语法知识求助大神解析

always@(count[11:10]) begin case(count[11:10]) 2'b00:disp_dat=sec[3:0]; //取秒的……

🧑天子锋1

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2013-04-10

求助大神不是伸手党程序写完了但是感觉有挺多错误求改正

就是一个出租车计价器初始3km 7元钱再后来就是2.2元每千米超过20元就是3.3元每千米有三个状态开始暂停停止用开关模拟路程最后输出路……

🧑魔术师晓风

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2013-04-09

求大神帮助写一个基于VERILOG实现HDB3编译码的功能的源程序

🧑kunbahaha

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2013-04-09

小白求助！！！

看了书看过了，只知道reg和wire都怎么用，但还是不明白这两者之间的区别，哪位大神可以帮我解答一下啊，最好连线网类型与寄存器类型的区别也讲一下~~！！万……

🧑油泼米饭🍪

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2013-04-09

跪求verilog大神帮助

看了特权的串口自己编的，可是怎么调都不行，理想的状态就是看看如果串口有数据，灯就亮，可是两天了整的快崩溃了，求大神帮忙给看看 module rs232(c……

🧑sonylikewj