verilog吧

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2013-09-07

天天都来等人发帖，可是发帖的人好少

接触fpga有一段时间了，verilog也有一定的了解了，前段时间突然找到了这个贴吧，就心想着天天来逛逛，看看有哪些新帖子，那些新问题，希望通过自己给他们……

🧑dengyaohui0613

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2013-09-05

我想在fpga上显示一个数，帮忙看看verilog代码哪里有问题？

我想在fpga上显示一个数，帮忙看看verilog代码哪里有问题？是通过74hc164来显示一个数，比如说显示1。求大家帮忙看看代码有什么问题？ inp……

🧑伊水河岸

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2013-08-31

请问一下

Quartus II 12.0 (32-Bit)verilog 能挂　Quartus 　内建的　７４系列ＩＣ吗　？能的话　请给我范例　

🧑被遺忘的夢想

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2013-08-29

verilog中then的用法？大神们给简单讲下

问：verilog中then的用法大神给简单讲下，或者给个简单的例子。 @恶心的狐狸2

🧑七夜子风

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2013-08-24

【求助】我的计数器程序为什么不计数，新手急求！

module sig_in_counter(En,sig_in,CLR,Q); input En; input sig_in; input CLR; ou……

🧑sungang1021

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2013-08-11

有没有做过VGA显示的大神，求帮助讲解原理

做了一个VGA显示的程序，用的CycloneIII的板子，最后显示的图像与原图相比倾斜45度，这个是什么地方出现了问题，求大神解答。

🧑hhsz83zhy

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2013-08-08

急求verilog 语言系统的培训视频教材，哪位大神有?请发给我

[email protected] 谢谢了

🧑冲出爱情海

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2013-08-08

12864滚动显示时为什么她会连接到第三行？怎么不让他显示？

🧑冲出爱情海

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2013-08-04

急求 verilog高手帮忙？？？？？？

module LCD1602AA(clk, rs, rw, en, dat); input clk; //系统时钟输入50M output [7:0] d……

🧑冲出爱情海

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2013-08-01

急求请问这个程序实现的功能？？

module change_add( clk,sec,min,hour,hour_add_g,min_add_g,sec_add_g,hour_add_s……

🧑冲出爱情海

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2013-07-27

急求parameter clkdivider = 50000000/440/2;什么意思？

🧑冲出爱情海

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2013-07-25

有没有哪位大神帮我讲一下这段程序

有没有哪位大神帮我讲一下这段程序，不甚感激 module jiuhuche(clk, beep); input clk;output beep; reg ……

🧑看看就发了go

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2013-07-23

8位输入的序列检测器求教，编译可以通过但是模拟不对

比如就是按顺序检测XYZAB module seqdet ( input clk, input rst, input [7:0] seq, output ……

🧑￡何须烦恼￡

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2013-07-22

要考试的,不解决我真死不瞑目了,求大神可怜可怜教教我

module monitor_test wire y ; reg a,b,c,d,; nand #1 g1(y,a,b,c,d); initial beg……

🧑vitasapple

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2013-07-21

求DA转换的程序用verilog语言编写的

程序最好用状态机来写求帮谢谢

🧑whr0105

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2013-07-19

本人新人求助testbench编写激励

本人工程需要输入一帧数据（该帧的长度是111字节），有特定的数据头部（两个字节）和尾部（1个字节），中间数据可以随机产生，还有这帧数据产生完成之后需要等待……

🧑JIJIJIJIJI127

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2013-07-14

从事ASIC前端逻辑不好找工作

起码得做到综合光前端逻辑没有用最好做后端

🧑增援曾媛

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2013-07-03

基于VHDL的示波器的实现，用verilog编写，

基于VHDL的示波器的实现，用verilog编写，谁有这方面的资料啊？

🧑13354287278li

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2013-07-02

关于数字图像处理verilog语言，有些代码不是很懂想请教一下

RT，有没有大神愿意留下QQ，有些代码不是很懂想请教一下，tks！

🧑hero_hzx

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2013-07-02

求流水灯的Verilog HDL设计

求完整的程序

🧑緣莱媞噯

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2013-07-01

有个课程设计不会，求大神帮忙遍下啊！！！急！！

写一个与题7.32所定义的状态机类似的状态机的ABEL,VHDL或Verilog程序，该状态机与题7.32中状态机的不同之处在于：当使能信号有效时，计数过……

🧑henryzbw

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2013-07-01

一个按键消抖程序，编译正确不出错，但不能实现功能

如题，源程序如下 module anjianxiaodou( clk, key_in, key_out ); input clk; //1MHz cloc……

🧑阿凡提🐵

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2013-06-30

[求助] ise rom ip核生成后怎么调用

生成一个分布式rom output [63:0] fr; output [9：0] count; reg [9：0] count=0; rom rom (……

🧑NaiveDS

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2013-06-29

有木有人帮忙看下2.5分频的代码啊，求解释谢谢啦

module divider_module(clkin,rst,clkout); input clkin,rst; output clkout; divi……

🧑xiangxun2011

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2013-06-29

第4题是不是表示：左移跟右移的功能，第一好像有错,吧友帮忙看下

🧑古尘疯

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2013-06-27

卖一个得分A+小组毕业设计，懂得来

QQ198170744，非诚勿扰

🧑半年超神一次

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2013-06-27

新手求助问题

最近做课设，需要设计cpu，用verilog设计。。当我设计完后，发现有一个文件不能simulate，出现# Error loading design 报……

🧑我爱l青春