verilog吧

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2014-10-20

求指教

module control(CP,RESET,AJ,eS,T0,T1,T2,T3,L1,L2,F1,F2,F3); input CP,RESET,AJ,……

🧑姒似

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2014-10-19

求大神帮助用四位加法器和少量逻辑门实现两个四位无符号数的乘法

求大神帮助~~用四位加法器和少量逻辑门实现两个四位无符号数的乘法运算~要求用三个四位加法器级联累加

🧑lidinghaozb95

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2014-10-18

斐波拉契数列

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; u……

🧑yfz510904625

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2014-10-18

新人求助

求助有没有好心人帮帮我啊

🧑q416137737

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2014-10-15

verilog的功耗怎么查看

新手，不知道如何查看power comsuption,area，clock cycles等，满意的话可追加悬赏20

🧑柒晓陌_4q

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2014-10-15

送助攻啦

本团队由国内外名校硕士、博士组成，专业从事FPGA开发，特别是在信号处理、图像处理、高速数据采集、工业控制、存储等领域。多年经验，案例丰富，详情联系qq8……

🧑木婉清走江湖

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2014-10-14

求大神指导一个小问题

localparam ARRAY_WIDTH = 1 << ADDR_WIDTH；

🧑521521gbk

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2014-10-10

学校veilog以后可以从事什么方面的工作

🧑ynxsx

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2014-10-10

求modelsim6.5

求modelsim6.5下载地址，多谢各位了

🧑天行建不建

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2014-10-10

如何引用模块某一功能

比如新编的模块的模块的000功能要用已编模块的0100的功能改如何编码

🧑阿童木看奥特曼

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2014-10-10

initial repeat (08)什么意思

initial repeat (08) #53 mode= mode+1;程序什么意思 `timescale 1ns/100ps module ALUTe……

🧑ynxsx

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2014-10-09

求个思路

输入一个脉冲信号，过一段时间后脉冲信号消失，但是仍然继续输出该信号，周期占空比什么的都一样，我想知道怎么把原信号周期占空比那些数据保存下来，新手跪求大神给……

🧑love天醉

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2014-10-06

新人急求呀，关于basys2开发板上的七段译码器问题

basys2开发板上的七段译码器是怎么用的？每个引脚是干什么的？真值是什么？往上完全找不到啊。

🧑dante28

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2014-10-05

学习verilog的书籍

学习verilog的书籍，求推荐

🧑谁枫而欢

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2014-09-26

数字预失真dpd

有没有做数字预失真项目的，或者有经验的，一起交流。杰出者有酬劳。 QQ群：333077913

🧑弟弟爱乒乓

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2014-09-25

verilog 设计一个2位BCD码减法器

rt

🧑青秋sama

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2014-09-21

【求助】如何在Verilog顶层文件中更改底层文件的使能信号？

我在top.v中定义了一个这样的底层文件beep.v beep_module beep_ct( .clk(CLK), .en(1*b0), .beep(B……

🧑大给它

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2014-09-19

请问开关级的verilog用什么来综合？

举例来说像这种电路 module and1(input [0:3]i,output o); wire a[0:3]; nmos (a[0],1,i[0])……

🧑zinechant

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2014-09-17

《求助》关于rom数据读取

module f1_zaibo( f1, out); //端口列表 input f1; output [7:0]out; //端口定义 reg [7:0]……

🧑18758260710

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2014-09-17

新手代码求释义

调用fpga ip的一段代码的生成块如下： wire [6:0] wr_addr; wire [255:0] wr_data; genvar i; gen……

🧑三点一四二

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2014-09-11

已成功在win8系统中安装QuartusⅡ，顺便问个问题。。。

求助大神

🧑红枣同学

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2014-09-11

求助，，楼楼新手

1）设计一个1位二进制数半加器；2）设计一个1位二进制数全加器。用verilog怎么编写实现昂？求指导

🧑我本狂人又何如

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2014-09-04

说实话这个贴吧一潭死水啊

大家平时都去那些论坛逛

🧑雾之魂魄

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2014-09-04

有木有SPI大神？请教几个问题

在slave模式下，当modfen＝1&&ssoe＝0时，SS管脚作为输入是从哪里来的，是master的SS吗？但是此时master的SS是作为input……

🧑谁枫而欢

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2014-09-03

关于宏定义里头有限状态机的问题

near "1": syntax error, unexpected "INTEGER NUMBER" 这个1是宏定义里头//-----lf_state-……

🧑贝了壳

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2014-08-31

求助，电路写一个Verilog程序，自己毫无头绪，谢谢

您好，如果您有时间，麻烦您花些时间写一下，麻烦了。如果您很忙，请写一下要点或思路，谢谢。欢迎指导（QQ375195348）设计要求１．功能概要对数据……

🧑cyh1989love

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2014-08-31

初学者求推荐教材

要学习verilog 零基础求推荐一本适合初学者的教材

🧑孙强王孙