verilog吧
发扬硬件描述语言魅力
关注: 5,364 主题: 17,988 帖子: 17,988
时下热门
最新回复
最新发布
1
2023-05-31
大佬们,p_array为啥是非填充数组啊 我看是填满了内存啊,求大佬解释
1
2023-05-29
🧑金_鲶
3
2023-05-26
不知道有没有成功,还没写消抖,代码我觉得可能会错的地方发出来了,如图,程序是秒表,
0
2023-05-20
求帮助,Verilog实现超多数据排序索引
2
2023-05-17
🧑灰原哀
3
2023-05-13
7
2022-11-05
想问一下大佬们,Verilog怎么实现闰年的判断,我看网上都是取余,不是说硬件不能这样么,急!
15
2023-05-09
一个到处可见的代码,较个真 always@(posedge CLK or negedge RSTn) if(!RSTn) 复位语句 ⋯ 好了,这个代码要实……
2
2023-05-08
从网上找到的程序 module voter7(pass, vote); output pass; input [6:0] vote; reg [2:0] ……
🧑harryas
4
2023-05-06
36
2023-04-11
指导各类FPGA EDA VERILOG VHDL 设计!
0
2023-04-07
0
2023-04-10
cyclone 4 e在哪里下载
0
2023-04-10
请问我的仿真为什么没有波形啊?写的仿真文件是不是有什么问题?如图
🧑WTMUMTW
0
2023-04-10
专业设计fpga ,verilog,vhdl,sv,均可、quartus,ise,vivado,8年经验,一对一http://tieba.baidu.co……
1
2023-04-08
各位大佬,verilog中a=2'b00和a2'b0有区别吗?
3
2023-04-02
小白一个。 看代码看到if(~Reset)后面是复位操作。可是~Reset不是表示Reset信号为低电平么。所以意思就是当Reset信号为低电平复位?
🧑CACHIRA
2
2023-03-27
🧑Zard泉
0
2023-03-22
大佬们,我想问下为什么第二张图能证明第一张图,我看不出这两结果有什么关系
5
2023-03-21
菜鸟一枚,最近一直在写PID算法的FPGA实现,用Verilog语言实现,遇到些问题久久不能解决,希望有过类似经历的同胞帮帮忙,希望能向您讨教!有这方面兴……
0
2023-03-15
万能贴吧,有大佬知道下面这个verilog存在什么问题吗,为什么dc综合后倒不出电路
2
2023-03-14
🧑module✨
0
2023-03-13
写了一个很简单的16进制无符号乘法器,但是请问为什么编译通过了但是modelsim仿真报错Iteration limit reached at time ……
🧑cadae59
0
2023-03-09
bishe lunwen 承接所有FPGA相关by设计,基于Verilog,基于vivado或quartus,订金只要10%,具体价格面谈
5
2023-03-08
求助大佬 第13题为啥count=0后 V[count]=1? 为啥呢?不太懂
5
2023-03-07
如题,门级网表如何抽象成有向图,现如今有没有软件可以实现这种功能
3
2023-02-20
⑴正常情况下保证主干道的畅通; ⑵当步行街道上的行人要穿过主干道时,通过设置的按钮来发出请求。 ⑶当有人按下此按钮时,主干道变为黄灯,设置计数器计时时间为……
0
2023-02-15
8
2023-01-16
各位大侠,小弟是Verilog的初学者,现在急需用verilog实现RSA加解密算法,请问下应该怎么做,小弟用C写了RSA的代码,现在不回转化为veril……
🧑zhjian616
0
2023-01-12
🧑verFPGA
首页 1 2 3 4 5 6 7 8 9 10 尾页