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5
2015-04-21
我用QuartusII做了一个D触发器,如何利用这个D触发器,做一个4位寄存器。谢谢
🧑769131547
1
2015-04-19
有没有大神可以帮我解释一下。。。。
3
2015-04-18
1
2015-04-17
一个D触发器和一个两输入的多路选择器组成的基本扫描单元的verilog程序~
🧑苅227
4
2015-04-17
求写一个4位二进制数转bcd十进制的
4
2015-04-11
好像assign 是描述组合逻辑电路的,而always是描述时序逻辑电路的,怎么区分呢,怎么从电路图中看出来是哪个电路呢
🧑丶也迷
8
2015-04-08
mcu_interface #(.BWIDTH(BWIDTH)) u_mcu_interface0 ( .resetz_i (resetz_i), // ……
🧑fighters4
3
2015-04-08
是localmeter?还是?不对啊,全局呢,globalmeter?也不对啊,还有,局部变量应该写在什么位置,为啥它老是说not
🧑fighters4
2
2015-04-07
帮助大家FPGA设计和辅导,QQ:2356650356
🧑wyf183
8
2015-04-03
4
2015-04-02
本团队由国内外名校硕士、博士组成,专业从事FPGA开发,特别是在信号处理、图像处理、高速数据采集、工业控制、存储等领域。多年经验,案例丰富,详情联系qq8……
7
2015-03-30
简单介绍一下,只需要用户输入模块的定义部分(verilog代码),就可以生成该模块的验证环境框架。 举个例子:一个模块定义如下 module exampl……
4
2015-03-30
一个设备有inout接口、另一个有out、请问这两个接口怎么连接?综合时候报error、
0
2015-03-29
module clk_7segff_sub(input [3:0]NUM,output reg[6:0]a_to_g); always@(*) case(……
🧑FFJHG
1
2015-03-28
请问大家,谁有关于verilog的学习资料了?小弟跪求我有一些自动化课程视频交换
1
2015-03-28
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2015-03-27
计数分频分不出想要的,wizard在哪啊?我是spartan3a的,ise14.7版本
🧑fighters4
13
2015-03-27
有大神会iic吗?求指导
0
2015-03-27
1
2015-03-26
reg [2:0] CLK_S_edge; reg CLK_S_handle; //把CLK多采集几次作为新的CLK always @(posedge c……
0
2015-03-25
用xilinx ISE 编个4位二进制数转换成十进制的module,谁给写一下啊,刚学一星期,老师就让自己做,完全没接触过啊
6
2015-03-22
🧑urmwod
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2015-03-22
在论文中用到了IIC协议,但是在参考文献中不晓得怎么写
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2015-03-22
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2015-03-22
在程序中定义5个开关, 对于SW1-SW5这5个开关,每打开一个开关, 对应控制一种LED灯显示的方式.,SW1:对应LED依次点亮,SW2:对应LED依……
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