verilog吧

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2015-05-06

systemverilog会取代verilog么？

今天在图书馆看到了一本systemverilog assertions应用指南的书籍，只是看了序，请大家讨论一下，systemverilog会取代veri……

🧑liliang0310

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2015-05-06

哪位大神能告诉我怎么用verilog实现卷积码译码？？？

我明白维特比的译码原理，但是不会用verilog来实现，看了好几天了，无从下手啊！！！求大神帮助啊！！

🧑puphyk

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2015-05-05

万恶的毕业设计基于cpld的

万恶的毕业设计基于cpld的文字显示求大神指导

🧑慌德要死

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2015-05-05

大家都会做计数器，如果计到255然后又从255减到0怎么做呢？

rt，谢谢

🧑阑菱笑笑生

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2015-05-05

输出脉冲问题

现在想产生200个脉冲，但是我只能产生脉冲，而不能在计数为200个的时候停下来，都是用可综合的语句编写的。怎么办？

🧑马虎的马虎

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2015-05-05

想学verilog 语言，可是无从下手？

有没有哪位大神传点关于zhezhong语言基础视频，我的邮箱[email protected]

🧑魏天情

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2015-05-04

我在写一个Verilog的交通灯程序，控制模块有问题求助大神！急！

我想用计数器倒计时的方法来写的，本人是初学者，像那种单纯的计数器会写，但是我需要的是在红灯倒计时完以后跳转到绿灯，然后再跳转到黄灯，具体的语句应该怎么写啊……

🧑英俊潇洒似你爸

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2015-05-01

转贴:Verilog学习心得(转)

Verilog学习心得(转) 来自：http://tieba.baidu.com/mo/q/checkurl?url=http%3A%2F%2Falic……

🧑张士长

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2015-05-01

谁有乒乓球游戏机的程序，急求，急求

🧑小楠同学go123

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2015-04-30

求助大神帮忙看看程序哪里错了，运行之后为什么没有输入和输出

module ping_pong(clk1khz, rst, af, aj, bf, bj, shift, scan, seg7); output[15:……

🧑小楠同学go123

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2015-04-29

求解释下这段语言的含义，比如是如何筛选数据的之类

assign out_data[65:0]={1'b1,check_bit5, check_byte7,check_byte6,check_byte5,c……

🧑我是归人

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2015-04-29

有做毕设的没？我们可以交流哈

主要做机械、电子、计算机、土木方面的，TB交易了

🧑q是21143868

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2015-04-29

代码为什么不对？

module half_adder(a,b,ci,s,co); input a,b,ci; wire a,b,ci; output s,co; wire ……

🧑769131547

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2015-04-28

这个算法的代码应该肿么写。。。求大神指导。。

🧑a8835313

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2015-04-28

学习verilog有一段时间了，想问下关于DDR、PCIE接口协议看什么书

🧑churkforever

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2015-04-28

夏宇闻的verilog教学视频？求求求。谁有呀

🧑我是芒果人

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2015-04-26

不知道有大神愿意指点一二否，抱着试一试的心态还是发了

module sqa( input [7:0] in, input ann1, input ann2, input clk, input reset, o……

🧑无聊君路过

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2015-04-26

关于组合电路的testbeach怎么写

本人小白，组合电路的验证用modelsim一般怎么写，像是a与b异或，a=4’b1101，b=4’b1001，怎么来写

🧑wyppkk123

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2015-04-25

verilog 左移问题

input [7:0]B; output [7:0]A; A=5; A<<(B); //这个地方报错，该怎么弄，他不能左移变量个位数吗

🧑wlmnzf

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2015-04-25

毕业设计PS/2控制器设计求助攻

如题，查了资料找到了PS/2时钟去抖模块，发送模块，接收模块，寄存器和控制模块，发送和接收FIFO模块的源码，然后该咋做啊，每个模块写激励吗，还是怎么的

🧑挑战坚信1

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2015-04-25

verilog 实现超前进位加法器，调用模块出了一些问题

输出除了Y[0]有值外其它的都是高阻状态 module sy2(A,B,C0,F); output [4:0]F; reg [2:0]tmpC; reg ……

🧑wlmnzf

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2015-04-25

驱动1602

fpga上驱动1602和用51驱动有啥区别啊，表示不懂

🧑达闻西来也

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2015-04-24

用verilog写电梯，程序有个小问题

module condition(get_dest,get_call,cur_Floor,sel_condition,clk,result); input……

🧑chrislcx

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2015-04-24

pullup怎么写才能综合

在写代码时用到了pullup但是不能综合，该怎么改才能综合而且实现同样的功能呢？

🧑谁枫而欢

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2015-04-24

matlab产生高斯白噪声数据存入ROM

matlab产生高斯白噪声数据存入ROM，在之后的调用的时候有错误，哪位大神能帮助解答一下啊？

🧑4290bd

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2015-04-24

verilog分频器这个程序哪里错了,输出n是红线

发了两遍度娘都扣下了

🧑紫涵晶玲

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2015-04-23

sec<=6'hzz什么意思，求大神解答

🧑小U麦