verilog吧

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2015-10-24

求大神简易分频器设计已知输入时钟为1khz，要求输出信号

🧑小新啊没蜡笔啊

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2015-10-24

求助

求大神帮忙编一个4位10进制的频率计

🧑day犯贱

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2015-10-23

前几天买到了至芯FPGA就业班的视频，感觉还不错

就是价格太贵了，这几天一直在啃馒头咸菜

🧑超级飞羽1

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2015-10-22

前几天买到了至芯FPGA就业班的视频和书，感觉不错

要的可以私信我

🧑超级飞羽1

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2015-10-20

新人求助

那64位和32位需要对应吗？就是说quatusii用的64位的话，modelsim是不是也要64位的才行？

🧑jinxianghappy

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2015-10-12

初学者用例化语言设计的全减器，波形图显示不完整，求大神帮看看

🧑幻羽芊泷

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2015-10-11

求哪位大神帮忙看看，感觉自己还没入门

module ClkDiv(Clk, Rst, ClkOut); input Clk, Rst; output reg ClkOut; //to crea……

🧑麻花藤撸啊撸

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2015-10-11

一个最简单的计数器，大神们能帮忙看看那错了吗？

[dsd32@ic21 ~/klose01]$ vim counter_hw1.v 1 module counter (out, clk, reset);……

🧑天时windy

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2015-10-11

求大神指点verilog仿真！

我的课程设计下板子功能都能实现，然而仿真的输出却全是红色，没有反应，这是为什么呢？

🧑瑶繆

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2015-10-08

什么是级联链

自学fpga，不太懂什么是级联链，什么是进位链，望大神解释

🧑夜之叛

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2015-10-08

verilog程序设计找对路

今天说综合比较、慎重决定以及专业的重要性，很多人随便决定不做考察结果不是自己想要的、很多人盲目轻信结果先付了就再也杳无音信、很多人用不专业的态度结果不通过……

🧑斜阳异路

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2015-09-27

verilog中的生成语句generate怎么理解？

它与begin end有什么区别？

🧑jinxianghappy

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2015-09-25

random（seed)中的seed怎么才能每次都不一样啊？？

我仿真出来每次随机的结果都是一样的。。。。。

🧑此名仅供展示

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2015-09-23

verilog新人求救，ERROR:HDLCompilers:244这个到底是什么鬼

🧑raininspain

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2015-09-21

用Verilog写一个数组，要16位宽16个成员，实现数组写如何读出

求大神支援代码

🧑冰冻代行者

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2015-09-21

verilog项目设计、毕设、程序设计等难题选择和判断尤其重要

如果你想把一件事顺利有效完成，你以为你要怎么做，在遇到难题时候选择和判断很重要，首先专业是非常非常首要的条件，其次就是要根据多项因素综合评估是不是可以放心……

🧑心悦若兮

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2015-09-19

谁知道 'h0000ffff对应多少个bit

和'hffff有啥区别。今天第一次看见 ' 前面不加数字的

🧑星之宇杰♬

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2015-09-19

菜鸟贴：如果两个always块中有数据依赖关系，该如何处理

刚学verilog，遇到一个问题就是，在第一个always块中有一个data，在第二个always块中需要将data赋给一个值进行处理，这个时候该如何办？

🧑踏古寻芳

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2015-09-16

初学verilog语法，请问前辈1'b0和1'b1是什么意思?

如题

🧑嘿呦嘿呦sky

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2015-09-16

有关@的问题

initial begin for(i=0;i<=1024;i=i+1) begin mem[i]=i; @(posedge clk) end end 是……

🧑悲傷顺流而上

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2015-09-13

一段verilog程序，大家帮看一下那里错了

module test; reg a,b,c; wire out; `define aa a+b `define cc c+`aa begin assig……

🧑蝰蛇mafia