verilog吧

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2016-01-01

求助，刚安装的软件不能用

刚安装软件modelsim se 10.1a，打开软件时会弹出下面这个窗口，求助于大家，本人什么都不会，小白一个，准备学习这门语言，请大家多多关照

🧑WWei94

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2016-01-01

求大神帮忙写个testbench，自己写的老是出错

快来帮忙

🧑冰冻代行者

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2015-12-31

求助啊

求助啊，期末考，需要在quartus下做出任意波形发生器，求完整实验报告啊

🧑luzhoumingyu

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2015-12-30

七人表决器如何编码！！！！

内容及要求完成7人表决电路设计，LED灯表示通过、否决。（1）开关表示赞成与否，1~8编号（1赞成）；（2）LED显示表决的结果；（3）数码管分别……

🧑★_kimy_★

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2015-12-30

【悬赏】一个基于quartusII的24秒倒计时，会的帮帮忙，会有报酬

(1).24秒倒计时，Verilog语言，时间到蜂鸣器发响，复位信号有效时重新24秒倒计时; (2).一个原理图，编程及仿真。直接截图给我或者发我扣扣5……

🧑

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2015-12-30

60进制计数器源程序

不会写60进制的，好苦恼，明天就要上交了，大神有木有源程序啊？verilog hdl

🧑蓝天依旧在吗

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2015-12-30

求大神点拨

adf7241通过spi控制发射机频率及功率，怎么玩

🧑王家敏坑

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2015-12-29

问一个小白问题，只是看代码用什么软件方便

我编程使用另一个电脑，想在这个电脑上只是看看代码，有什么软件能比较好的显示格式吗

🧑笑是永恒的旋律

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2015-12-29

求助！！FIR滤波器设计

楼主的毕业设计是FIR滤波器设计，想了很久都没有什么头绪，问问各位大神吧友，应该从哪里下手

🧑飞影彡

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2015-12-14

求大神指导verilog实现spi的主机和从机代码。

感激不尽

🧑淡红尘丷😳

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2015-12-14

求助大神来帮我

求助一个1到11循环的计数器

🧑利威尔lose

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2015-12-13

多年经验,TB卖艺.代做verilog编程设计,承接FPGA各类硬件设计.

有意者联系qq:21143868 或者旺旺:tyj0423

🧑雲上田野

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2015-12-10

怎么用verilog如何实现算数右移

🧑free天空007

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2015-12-10

指令系统重复调用例化模块的问题

寄存器间接寻址，例化寄存器REG reg_a(temp_addr,a_b1);//通用寄存器 Memory mem(1,x,a_b1,c,a_b2,WR,……

🧑原味恋灬逸

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2015-12-08

FIR滤波器设计问题

楼主毕业设计要做FIR滤波器，请问用Verilog怎么实现，在图书馆借的书都是用vhdl实现的，不会那个，会的大神能说下步骤吗，具体要先从哪里先入手，好像……

🧑飞影彡

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2015-12-08

求大神赐教

如何理解这句SyncClk<=({SerialDataLast,iSerialData}==2'b10)?1'b0:1'b1; SerialDataLas……

🧑tom1212

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2015-12-07

lcd12864动态显示字符和汉字

有没有大神写过带中文字库的lcd12864的动态显示呀？我只会静态的，动态的不知道怎么处理若有程序可发邮箱 [email protected] 谢谢发了……

🧑爱人生若初见传

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2015-12-07

！！！！！急急急！！！！求助

module counter( input clock,sload,updown,cnt_en,aclr, input [3:0] data, outpu……

🧑佛是过来人o

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2015-12-06

新人求指导

module teee(A,B,C,D,Qa,Qb,Qc,Qd,clk,clr,ld1,Qcc,M ); input A,B,C,D,clk,clr,ld……

🧑我们与往昔_

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2015-12-04

思维二进制乘法器

求帮忙设计一个四位二进制乘法器，两个输入端一个输出端，用到for循环语句。求大神解答啊

🧑大家来聊2吧

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2015-12-03

求助！！！

想图书馆接了本精通verilog HDL语言编程的书，但是弄不见了.. 由于此书已经绝版，买不到的话图书馆要三倍价钱还书TAT 求二手转让，价钱好商量

🧑我顶你个肺甘串

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2015-12-03

新手求教

在设计仿真时，怎样做可以让寄存器向量的每一位输出

🧑我们与往昔_

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2015-12-03

问一个延时的问题

如图所示那个非门nor后面的延时#（1，2）要怎么理解？

🧑CACHIRA

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2015-12-01

关于verilog中的移位

如题，对于如下组合逻辑 input [31:0]data; input [4:0]shift; output [31:0]result=data<<shi……

🧑星之宇杰♬

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2015-12-01

准备好毕业论文了吗？如果没有可

准备好毕业论文了吗？如果没有可以加扣扣211四三868

🧑理科实地

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2015-11-30

新手求教十分感谢

initial begin for (i=0;i<=1024;i=i_1) begin mem[i]=i; @(posedge clk) end end ……

🧑饭饭饭fantasy

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2015-11-27

verilog 4PPM

有没有大神用verilog 写出红外通信4PPM的代码

🧑jhl19910531