verilog吧

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2017-03-29

小弟有问题请教各位师傅

二十进制加法计数器，有个步骤是if（CQ==19）CQ小于等于0，二十进制加法计数器为什么是19就要进1，不是应该满二十进1吗

🧑Jack卖猪肉

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2017-03-28

各位大神们帮我一下吧，modelsim安转不上

如图，每次点击exe文件安装，弹出这个框以后，就没有反应了，不会弹出安装界面，弄得我很迷惑，安不上软件，网上也找不到处理办法，求大家帮我支个招吧，谢谢啦

🧑Mr梦比优斯

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2017-03-28

帮忙看下这个

RT 一个简单的五分频，仿真出来的结果是有一部分是红线，网上解释是没有复位信号，但是我不知道哪里没有复位信号。。。还是出了其他问题。。。做了一天了。

🧑贴吧用户_Q666b7b

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2017-03-27

代做FPGA项目，先交东西，后交费。。。价格好商量。

有多年FPGA开发经验，可承接各类课题项目。联系方式：1823167315

🧑Duncan_Lv

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2017-03-23

求大神帮助，这道题怎么做

明天下午就要交作业了，学了一个月的V 语言，感觉几乎没学懂，求帮助

🧑小k不靠谱

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2017-03-22

tb不会求助

module fmq(ENA,CLK2,COUT); input ENA,CLK2; output COUT; reg COUT; reg[3:0]Q1;……

🧑知足的快乐52

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2017-03-21

任意波形发生器

亲们谁有基于fpga的任意波形发生器的工程吗？有的话发我一份呗，谢谢，[email protected]急求，

🧑钱百万702

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2017-03-18

verilog的输出问题

组合逻辑，输出为x态是什么原因？

🧑闲登小阁看流霜

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2017-03-17

生成块的存在有什么意义呢?

我觉得，把生成块的generate-endgenerate去掉，就变成一个普通的循环语句，一样可以呀。或者变成begin-end也可以呀! 我是奥利奥!

🧑红枣同学

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2017-03-17

求解

usb2.0代码里的wishbone模块里有这两个输入端，其附带的文档里对其的描述如上。问题如下： 1.它们是不是wishbone的写使能端，当它们为1时……

🧑eucsfgwfv

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2017-03-16

【求助】如何用verilog做一个12位的并行乘法器

如题，有没有大神可以教教，万分感激

🧑Veda_回忆

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2017-03-07

verilog dcm部分

跪求各位大神指点，小妹用的是spartan6的芯片，用dcm倍频可是一直没有输出，小妹怀疑失锁了，但是复位程序不会写，跪求大神指点

🧑JJ星系

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2017-03-05

萌新求解

这个含1统计器编译错误在哪 module H1JSQ(clk,start,a,rst,e,cp1,cp2,r,done); input a,start,c……

🧑Mklov3

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2017-03-03

求问

AD采集模块，怎么对照AD7656的时序图编程序

🧑归海一刀lyly

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2017-03-02

VErilog设计指导！

Verilog的相关项目设计协助，qq：2356650356。

🧑lgy198612

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2017-03-01

求教多位变量在verilog中的写法

假如有一个四位变量wire【3:0】，在VHDL里好像是能写成wire【0:3】的，那在verilog里能写成wire【0:3】吗？

🧑loveless561

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2017-02-27

vivado FFT ip核

输入数据一帧是256个点，但是输出数据却将两帧合并成一帧输出，变成了512个点一帧？使用的是pipeline模式，请大侠告知这是为什么？？？？

🧑原来是你哦5

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2017-02-26

我发现了一个很高的FPGA的网站

FPGA - 资料下载 - 虫虫电子下载站来自：http://tieba.baidu.com/mo/q/checkurl?url=http%3A%2F%……

🧑789w8889

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2017-02-23

求大神告知

在verilog 中xor #(5，4)的意思？

🧑wmc925

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2017-02-20

求大神指导，毕设题目是自动售货

求大神指导，毕设题目是自动售货机设计，代码写完了，仿真出不来啊，很急啊，求大神指导

🧑晓庆ljyxj

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2017-02-17

【求助贴】哈弗曼编码

这尼玛这没有数据结构怎么构建哈弗曼树啊，头疼

🧑Yang2967

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2017-02-14

verilog中的$是什么意思啊还有#

求解

🧑贝了壳

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2017-02-10

小白求助。代码错误如下图所示。求大神帮忙解决

🧑陈145a

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2017-02-09

Aurora example design

上板子调试总是出现下图的圈圈

🧑原来是你哦5

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2017-02-09

这两个always是可综合的吗

reg haskell; reg erlang; wire zero; assign zero=0; always begin haskell=1; er……

🧑zaomir

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2017-02-08

一个测试文件出现错误，求大神指点，只需要两分钟

🧑asd4531032

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2017-02-05

新手求大神看看

为啥num会多一个1000出来？

🧑谜城year

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2017-02-04

移位寄存器问题求大神解答

`timescale 1ns/1ps module ybjcq (CLK,CLR,RIN,LIN,S,D,Q); input CLK,CLR,RIN,LI……

🧑知足的快乐52

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2017-01-20

请问各位，verilog中的p

请问各位，verilog中的plus（A,B,C,D,E）；语法是怎么样的呢？

🧑天蝎陌小殇

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2017-01-17

求大神指点，怎样用verilog实现存储器逆序交换

假设一个可存储64个字的存储器，每个字8位，编写verilog代码，逆序排列存储器内容，即第0个字与第63个字交换，第1个字与第62个字交换，依次类推

🧑imengsky