verilog吧

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2017-05-07

合作共赢，一起学习IC。

本人最近购买了一整套某著名IC工作室的视频，包括SOC ,verilog、DC、ICC、PT等全套IC设计流程，有兴趣的朋友可以私信我留下联系方式，我们共……

🧑芯缘工作室

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2017-05-05

向各位大神了解一下简单的verilog的知识

要设计一个频率计，需要写一个产生四个待测信号的程序，程序大概能理解，只是有些细节问题不太了解，希望各位大神能帮助我一下😆(最好是画个波形图解释一下)

🧑wt好期待你

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2017-05-04

新人求助verilog

moduleDB_ram(wr_clk,wr_en,wr_addr,data_in,rd_clk,rd_en,rd_addr,data_out); inp……

🧑householyhee

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2017-05-03

新人求助，这三个error不知道怎么调试……纠结一上午了，谢谢！

verilog代码如下，想实现一个6进制技术器，然后定义了两个参数，但是一直编译有错误…编译报错如下：谢谢dalao帮忙查看~~

🧑艾薇丁丁

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2017-04-27

研究生在读，可帮助做本科课程设计

本人研究生在读，有两年verilog与FPGA开发经验，可带本科生课程设计，保证质量，都是学生，价钱也不会高，有需要的联系QQ:2820610485具体沟……

🧑浅雪暖阳520

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2017-04-27

ISE在图像仿真的时候显示isimgui.exe已停止工作是为什么

想问问各位大神ISE在图像仿真的时候显示isimgui.exe已停止工作是为什么，代码仿真没问题一看图像就打不开isim

🧑Gysophil

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2017-04-26

学校作业，但是有错误，一脸懵逼

module c10(CLK,ENABLE,RESET,FULL,Q); input CLK,ENABLE,RESET; output FULL; out……

🧑上邪emmm😘

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2017-04-25

求教20'd999_999 下划线啥意思？

大神请指教

🧑CK_Jon

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2017-04-24

求助四进四出的选择器编程谁有啊

🧑Holly蕊

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2017-04-23

FPGA设计免费解答交流

QQ群：454384960

🧑天国苏约见

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2017-04-21

工作三年，留下题目代做sheji

🐧602514232

🧑windyNUIST

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2017-04-20

分享一份实现矩阵键盘的verilog代码可直接使用

`define SCAN module key_scan( clk , rst_n , key_col, //键盘列输入 key_row, //键盘行输出……

🧑吓死宝宝gvsd

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2017-04-19

求助，FPGA中使用verilog如何实现如下矩阵定义

我想定义一个64x8的矩阵，其中每个矩阵元素的位宽为8bit，即总的存储bit为64x8x8

🧑qiangwan1991

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2017-04-11

跪求解答第四题怎么写

🧑472468117

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2017-04-10

VHDL怎么转成verilog

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; e……

🧑帅如一阵风😁

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2017-04-10

5位乘5位乘法器是什么意思

程序怎么写，跪求

🧑472468117

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2017-04-10

求大神解释一下，为什么这个时候有2的8次方种编码，而且输出还是

为什么这个时候有2的8次方种编码，而且输出是4位的

🧑爱泷不悔love

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2017-04-09

求助!

这是一道作业题，本人菜鸟，求大神帮忙~

🧑我呵呵了许久

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2017-04-09

江湖救急

求modelsim和quartus软件下载

🧑一熙绿

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2017-04-09

求武汉的verilog做流水线的朋友，报酬一百起

🧑kk123456789377

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2017-04-09

求武汉的朋友，请你吃大餐

我做计算机组成原理实验用verilog写单周期和流水线，遇到很多困难，想与您探讨直到弄懂所有问题，真诚求帮助

🧑kk123456789377

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2017-04-08

求助

有一组代码我看不懂，有没有大神解答一下

🧑364617760

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2017-04-05

128点FFT的verilog程序代码

有大神有现成的代码么，我们自己编了C代码，但由于没怎么学过verilog，急救！[email protected]，谢谢！

🧑LouisKanel

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2017-04-04

【求解惑】含1个数统计电路设计

module jiji(start,start,x,en1,en2,clock); input start,x,clock; output en1,en2……

🧑菊部暴血sky

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2017-04-04

位宽不一样可以逻辑相等吗？

比如01和0001？可以的话怎么使得它们不想等？

🧑谜城year

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2017-04-02

ISE软件编写的程序可以放到Quartus II里面用吗？

别人帮我写的软件是用ISE写的，可是我只有quartus II，我直接复制粘贴过来，可是报错，好像语法稍微有点不同。

🧑王岩774

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2017-03-31

【请教】九层楼双电梯全自动控制程序

主程序模块Autolift9已经写好了，并且编译没有Warning与EROOR。 Liftswitch模块用来控制电梯A和电梯B哪一个来响应外部请求信号。……

🧑奈文魔贰

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2017-03-29

各位大神，有个问题请教！请大神不吝赐教！

module show(clk, segData,segCtl,segData_1,segData_2,segData_3,segData_4,segDa……

🧑知足的快乐52