verilog吧
发扬硬件描述语言魅力
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2017-06-13
有些步奏看不懂,可以解释一下吗 module traffic(en,clk,rst,num1,num2,light1,light2,out1,out2,o……
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2017-06-09
简介 Verilog HDL作为一种硬件描述语言是我们在学习FPGA时所必须掌握的工具之一。虽然Verilog HDL的最大优点是易学易用,但是由于其语法……
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2017-06-07
简易数字钟电路的设计主要包含三个部分:1) 秒信号产生;2) 时钟计数,包括分和秒的计数;3) 数码管显示,将分和秒同时用数码管显示出来
4
2017-06-05
4. 多功能电子表 基本要求(80 分): 1) 设计一个电子表,能够显示,秒,分,时; 2) 秒钟,分钟,和小时之间间隔一个数码管; 扩展要求: 1) ……
3
2017-06-05
谁能来教我一下管脚分配四路抢答器的
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2017-06-04
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2017-06-02
题目是为一款ssd1306的128×64分辨率的oled液晶屏编写驱动程序,用verilog语言,7脚iic协议或者spi都可以,芯片是altera公司的……
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2017-05-29
数字集成课设,有人会吗
🧑缪金泉
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2017-05-27
用10。0画的图9.0开不了好坑爹啊。
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2017-05-27
各位大神,我这里有一个512字节固定格式的数据帧,想写入FIFO。然后用了状态机写,使用Case语句感觉非常占用资源。有什么好办法么?难道用一个数组?请各……
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2017-05-25
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2017-05-24
初学,求问,想要对一个4位的输入变量按时钟信号一次减1,要怎么写?
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2017-05-24
Error (10170): Verilog HDL syntax error at seg_7.v(21) near text "=" Error (1……
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2017-05-22
有哪位吧友认识做七号信令的友友,想定制一块七号信令的板卡,有重谢!
🧑小百duu
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2017-05-20
求神秘代码。
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2017-05-18
研发一款微型步进电机驱动控制器,主要功能如下:使用FPGA芯片作为硬件设计平台,自行设计必要的外围接口电路,使用VERILOG HDL硬件描述语言完成控制……
5
2017-05-17
用ise调用dds ip核的时候,date代表的频率控制字,那么设置的频率分辨率是干什么用的,我改了date的值,图像并没有变化,还有公式里面的位数n是谁……
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2017-05-17
module washer(input clk50m, input [3:0]T, output reg A,B, output reg [1:0] we……
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2017-05-16
硕士毕业,工作三年,VIVADO ISE QUARTUS II软件都使用过,硬件电路板绘制过十层板、原理图设计,FPGA上万行的代码也开发过,小问题免费指……
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2017-05-15
有偿求一个基于Verilog的数码锁代码
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2017-05-14
首先,我提供的是数字IC前端设计的必备知识点。 其次,我只告诉你们知识点,不会给你们答案,所有答案要自己写,写出自己的风格。不雷同的答案才是好答案。以后类……
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2017-05-13
程序有了 仿真有些问题,请吧里大神光顾解决一下。解决好会有红包感谢!留下你的qq我加你
7
2017-05-13
我不知道为什么这个程序无法仿真,希望得到大神的指引,万分感激,可以有偿的给予,只要指导我对。小弟在这里先谢谢了 程序在这里,就是这个有问题 module ……
🧑GY爱情
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2017-05-12
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2017-05-11
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2017-05-11
或者找一下相关资料的
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2017-05-10
谁能给我发一个verilog的安装包!!!
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2017-05-09
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