verilog吧
发扬硬件描述语言魅力
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2019-12-04
怎么可以在顶层例化一次模块后进行循环调用呀
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2019-12-03
求助,第六题 Sum是两个3位的数据相加,所以Sum也是3位吗?所以A后面的括号中也是3位位宽?
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2019-11-27
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2019-11-18
我需要当a=b+c这个运算完成的时候,产生一个上升沿信号,所以我在verilog里写: always@(posedge clk) begin a=b+c;……
1
2019-11-18
[Netlist 29-101] Netlist 'channel_shuffle' is not ideal for floorplanning, si……
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2019-11-14
吧里有老哥接代写吗
🧑CCCat7丶
2
2019-11-02
老哥们看一下,错误的那几行旁边有黄色标号,应该都是语法错误,可是怎么都看不出问题
1
2019-11-01
求在一个数码管上每秒轮流显示0-9的代码
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2019-10-28
求大佬给点思路,就讲了一节课verilog让做这个,完全没头绪啊
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2019-10-15
为什么报错呀 大佬
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2019-10-14
分享点FPGA学习资料,如果有需要的可以私信,我告诉如何获取下载方式
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2019-04-13
请问能有偿代写吗
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2019-10-10
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2019-10-06
我最近在学verilog语法,刚开始用xilinx ISE14.7,但网上关于这款软件的学习资料很少,vivado的资料很多。请问大神一般用ISE,viv……
0
2019-10-06
这个第二题答案为什么采用非阻塞赋值,求指点
3
2019-10-06
verilog利用八选一数据选择器实现逻辑函数 (F A,B,C,D) =∑m(1,5,6,7,9,13) ; (降维)
3
2019-10-05
有没有大佬用verilog做过篮球计数器的求助
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2019-10-05
🧑q06250
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2019-10-02
大佬们 哪里可以下载design compiler or teramax啊,谢谢了!!!
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2019-09-28
如图,data_in,wr_en,rd_en三个信号是我定义的信号,在always块中赋值,三个信号连接到ip核上,所以我不需要输出他们,可是我发现只有把……
🧑八能猫
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2019-09-23
这个测试代码表达什么意思?原题是数字钟的测试代码一部分
2
2019-09-15
请问 verilog hdl(.v)文件 怎么转换成门级电路图(如下图片)啊 谢谢了!
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2019-09-13
分享贴子
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2019-09-09
跪求大佬帮忙看看是什么意思
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2019-09-08
有人了解opencores吗?为什么系统一直删我的帖子?难道opemcores是违禁词?二楼说事
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2019-09-03
菜鸟求教:为什么波形输出一直为低电平?
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2019-09-01
(有偿解决)各路大神问一下vivado在运行rtl分析时总是闪退是怎么一回事呀折磨的我心好累 我查了很多办法,工程和软件全英文路径,重启,在工程里面打开x……
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2019-08-14
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2019-06-03
新手求助\我写了一个按键控制数码管加一的模块,有五个按键,第一个按键是按下数码管一显示数字加一,第二个按键也是按下加一,第三个按键是按下后,第一二个数字相……
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2019-07-21
各位大佬,谁知道basys3板子中间芯片贼烫是什么原因啊。。。然后能够用JPAG下载,不能用别的方式烧写,急!!!!求大佬救救孩子吧
🧑YSKM_L
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