verilog吧
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3
2020-07-28
verilog中的rtl级描述
verilog中的rtl级描述属于数据流描述？还是属于结构化描述？还是属于行为描述？求解惑！
🧑小清凉🌿💍
2
2020-07-26
初学Verilog，遇到个问题，求大佬解答
//------testbench of fn_sw_4----- module fn_sw_4_tb; reg[3:0] absel; wire y; ……
🧑☜♂z♀☞
1
2020-07-26
任务task里面，不能用always吗。报错
任务task里面，不能用always吗。报错
🧑我烽火你诸侯😁
1
2020-07-18
求解 错误在哪啊
求解 错误在哪啊
🧑冈渡小次郎♀
2
2020-07-15
有没有哪个大神会写地铁自动售票逻辑设计 Verilog语言
🧑慧子hhhhhh
1
2019-10-10
Verilog中的一些小问题，恳请大佬解答一下
🧑kuaiyiziyue
9
2019-12-05
求助verilog仿真问题
求助verilog的大佬。帮我看一下。这个问题。 问题的描述：编写一个正，倒计时闹钟。有分键秒键。倒计时状态按一次键计数加1，按开始就开始计数。正计时按开……
🧑caluva🐨
1
2020-07-08
求一个verilogA的忆阻器代码，有偿
🧑XZJoseph
3
2020-07-07
求帮忙 有偿
求帮忙 有偿
🧑南山北葵向暖
1
2020-07-02
快快快
有会写Verilog代做联系我，可以走平台的，加Q1914324673
🧑暴富小丸子
2
2020-07-01
Verilog编写花样流水灯，有偿
1.假设输入时钟脉冲为1KHZ，控制12只LED发光二极管每隔1S显示一种花样。 2. 要求显示花样如下：闪烁2次--从LED（0）移位点亮到LED（11……
🧑贴吧用户_QKV6UPW
0
2020-07-01
花样灯控制器，有偿
花样灯控制器 设计要求： 1.假设输入时钟脉冲为1KHZ，控制12只LED发光二极管每隔1S显示一种花样。 2. 要求显示花样如下：闪烁2次--从LED（……
🧑贴吧用户_QKV6UPW
4
2020-06-25
clk，clr是啥意思啊，有没有懂的大佬给我讲讲
clk，clr是啥意思啊，有没有懂的大佬给我讲讲
🧑是丽桑卓啊😜
0
2020-06-23
大佬们求助帮忙弄一个乘累加器的仿真波形图
电脑坏了，求大佬们帮忙出一个乘累加器的仿真波形图。
🧑水桨灯影
0
2020-05-18
编译的时候总是出现这三个错误，这是怎么回事呀？说是什么 设计
编译的时候总是出现这三个错误，这是怎么回事呀？ 说是什么 设计实体未定义分析合成不成功完整编译不成功
🧑思远不惜🍁
1
2020-06-15
有偿帮写verilog 代码
有偿帮写verilog 代码
🧑拐个狼王上学去
2
2020-06-14
module VendingMachine( inp
module VendingMachine( input A,B,clk,reset, output wire Y,Z); reg[1:0]state; ……
🧑贴吧用户_5XAR1S1
2
2020-06-14
大佬们帮我看看仿真错误吧，6.8ddl 紧急啊
为啥说我if后面缺endmodule啊 module filter( input signed[7:0] rg1, input signed[7:0] r……
🧑元影之初
1
2020-06-14
verilog进行波形仿真的时候为什么生成read-only
verilog进行波形仿真的时候为什么生成read-only，我想在这上边直接改变条件该怎么办
🧑Blankwa
15
2020-05-28
有偿求一份自己写过的verilog vivado代码（必须是
有偿求一份自己写过的verilog vivado代码（必须是自己写的） 单周期cpu的，再在自己写的cpu上完成以下图片指令，能做的私聊我…有偿，188r
🧑hly_ycb
0
2020-05-28
初学verilog,求教这个教程里面为啥要用repeat重复
初学verilog,求教这个教程里面为啥要用repeat重复，直接设定上升沿变动关一次不行吗？
🧑jifengwudiabcd
4
2020-05-28
求助，把一段verilog代码，转换成c语言，可以么，有偿！
求助，把一段verilog代码，转换成c语言，可以么，有偿！
🧑iiiiii🌈
4
2020-05-27
初学verilog，写的一个两位二进制全加器，实在改不对了，
初学verilog，写的一个两位二进制全加器，实在改不对了，请各位大佬帮忙呀
🧑贴吧用户_5XAR1S1
3
2020-07-08
有偿求忆阻器相关代码
有偿求忆阻器相关代码
🧑山形依旧枕寒流
3
2020-05-23
编译的时候总是报这三个错误，怎么回事呀
编译的时候总是报这三个错误，怎么回事呀
🧑思远不惜🍁
11
2020-05-22
fpga学长，免费解答各种fpga问题
fpga学长，免费解答各种fpga问题
🧑小笨笨熊熊笨笨
2
2020-05-20
pcie，srio，sata，emmc，aurora，ddr
pcie，srio，sata，emmc，aurora，ddr3，udp网络，204b，usb3.0，高速lvds接口控制器sale。xilinx 7系列。……
🧑蓉城小小酥
14
2020-05-13
求大神找出错误原因！！！
//`include "Dflop.v" `include "hardreg.v" module hardreg_top; reg clock,clear……
🧑769131547
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