verilog吧

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07-08

请问入手Verilog HDL有什么相关书籍可以看吗?

RT，想找相关的工作，想现在抓紧学学，但是不知道从哪儿入手，请问有什么比较好的书可以看吗？

🧑香皂老

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07-05

出黑金fpga开发板

出一块黑金AXKU040开发板，成色95新以上，原价7699，6500包邮出，带下载器，电源，盒子，走咸鱼

🧑lo鈾泇e

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06-06

设计verilog代码

有没有人可以设计一下verilog代码及对应的testbench代码，大学生期末作业，有偿。

🧑贴吧用户_aG4D3QU

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06-05

谁会自动售货机和交通灯

🧑唯爱追你而来☞

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06-05

接Verilog和fpga辅导

研三老登在线辅导

🧑随便起名。。。。

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06-05

FPGA辅导

可以帮助辅导FPGA和Verilog

🧑电子大神

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06-04

Verilog毕业设计

鼠鼠即将毕业，想做与Verilog相关的内容来进行毕业设计，求各位佬给点论题建议。 #Verilog

🧑贴吧用户_Q6aaXee

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05-31

求教一个简易电子琴!

求教一个简易电子琴！要求：音阶信号发生器能产生1-1共8个音阶信号。同时按下两个键时，只发出一个音阶信号。

🧑Apple_For

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05-19

本科生求助大佬

我想用74LS 161做一个34进制计数器但是问了一下AI，他给我两个代码一个是161的管脚功能图，一个是正式的连接图如何能将这两个代码同时运行，并且……

🧑秦桑绿枝

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05-06

求助大佬！！！

求一求大佬们帮助，verilog设计cpu相关问题，设计了一个简易的CPU，相关的verilog代码我也都有，现在在写实验报告环节，需要设计结构通路框图和……

🧑kaki_kon

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05-01

sccb求助😭

我用vivado2023.2写pynq-z1和ov7670的ip,写的sccb通信ip读出来的东西始终是1，感觉时序都对，就是读不出来东西，xclk也接了……

🧑adjº◎

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04-28

FPGA代做verilog设计quartus项目开发

PGA代做verilog设计quartus项目开发vivado代码仿真各类fpga相关开发，部分成品可移步主页，开发需求欢迎私聊。本人985电子信息类专业……

🧑verFPGA

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04-25

请问有人知道怎么安装verilog-to-routing吗

请问有人知道怎么安装verilog-to-routing(VTR)这个软件吗，有偿

🧑贴吧用户_GQNNV14

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04-14

出数字ic设计课程账号

出ic修真院账号。数字ic前端设计课，包含isp图像处理，dma模块设计课程，axi crossbar和usb传输层设计模块课程，包含一年服务器和半年答疑……

🧑秋毛的尖尖✆

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04-09

向大佬们求助，希望能给个思路

计算机系的本科毕业论文，要求使用verilog语法设计发射机的信道化模块，再用matlab仿真大学四年根本就没学verilog，想问问大佬们这个课题的思……

🧑Logic你好

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04-05

求大佬们帮助，问问有没有哪位大佬有这本书的答案呀

🧑穿越松林之间

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03-28

求一个des解密的verilog代码，或者是能帮我改一下的也

求一个des解密的verilog代码，或者是能帮我改一下的也可以，我有加密的，但不会改成解密，只知道理论，不会改！跪求！！！

🧑贴吧用户_7R8PASA

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01-17

求求verilog大佬帮孩子看看

目前只有一个问题，寄存器的数值仿真不出来，会显示高阻态

🧑雪影冰灵

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01-14

求大佬帮忙

Quartus II实现方波、正弦波信号发生器功能。方波频率、占空比可设置。正弦波信号幅度可调。

🧑星涣-

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01-14

有没有大佬会

有没有大佬会第9个，找了资料但是看不懂

🧑看看你成分

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01-02

如何在ise中用tcl控制vio

🧑太上道祖

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2024-12-18

课设危在旦夕求大佬相助

求个FPGA大佬帮忙看看代码，课设老是报错啊，再做不出来，孩子就寄了😭

🧑sakuraoMnster

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2024-12-18

大佬们，在ISE平台的代码出现报错，能不能帮忙看一下问题在哪

在状态切换与输出部分出现报错：ERROR:Xst:899 - "lock.v" line 172: The logic for <wrong_count>……

🧑第一先森森

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2024-11-14

数字ic设计 IC修真院课程

Verilog基本用法学习，Linux基本操作，vcs和Verdi的使用时序分析与约束，AMBA协议，CDC，握手打拍，SOC架构设计思想等IC设计项目……

🧑室内设计师的W

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2024-12-07

时间步长怎么改为0.01啊

module lorenz_system( input clk, // 时钟信号 input rst, // 重置信号 output reg [lbk]1……

🧑hhdxhhh

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2024-12-04

用modelsim仿真，输出出现红线，求解决，跪谢

程序如下： module spimaster(clk,rst,wr,datain,spics,spiclk,spido); input clk; inpu……

🧑风起长林兮

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2024-12-03

求助（加急）

帮忙写一个程序是大二课设价格好商量

🧑1321600342cz

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2024-11-06

请问为什么打开bit文件时会闪退？

如图，到了这步打开bit文件直接闪退了

🧑TH.whzy

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2024-11-05

求求大佬 if else 算一条语句

那我下面这个begin end能不能去掉啊

🧑vvvzzzchen

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2024-11-05

各位大佬们

如何改为异部清零异部置数得在always的敏感信号上加入 negedge reset or posedge load

🧑vvvzzzchen